DE10159797A1 - Semiconductor chip and process for forming a contact surface form the surface in a well against which a test needle can rest - Google Patents
Semiconductor chip and process for forming a contact surface form the surface in a well against which a test needle can restInfo
- Publication number
- DE10159797A1 DE10159797A1 DE2001159797 DE10159797A DE10159797A1 DE 10159797 A1 DE10159797 A1 DE 10159797A1 DE 2001159797 DE2001159797 DE 2001159797 DE 10159797 A DE10159797 A DE 10159797A DE 10159797 A1 DE10159797 A1 DE 10159797A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor chip
- contact surface
- test
- contact
- depression
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
Die Erfindung geht aus von einem Verfahren zur Ausbildung einer Kontaktfläche auf einem Halbleiter-Chip, auf dem eine Spitze einer Testnadel einer Mehrfachnadelkarte (Testboard) aufgesetzt werden kann, nach der Gattung der nebengeordneten Ansprüche 1 und 8. Beim Testen von Halbleiter-Chips auf einem Wafer besteht häufig das Problem, dass die Kontaktflächen (Bond-Lands) oder Testpads sehr klein ausgebildet werden müssen, insbesondere dann, wenn der Halbleiter-Chip hochintegriert ist und viele Kontaktflächen benötigt werden. Auch bei Teststrukturen, die an geeigneten Stellen des Halbleiter- Chips oder auch im Sägerahmen zwischen zwei Halbleiter-Chips integriert sind, ist die verfügbare Fläche für die Kontaktflächen naturgemäß sehr beschränkt. Da häufig sehr viele Kontaktflächen zum Aufsetzen von Testnadeln vorgesehen sind, müssen die einzelnen Testnadeln sehr genau vorjustiert werden. Da aufgrund der engen Platzverhältnisse auf dem Testboard die einzelnen Testnadeln in der Regel von der Seite her auf die vorgesehenen Kontaktflächen des Halbleiter-Chips geführt werden, können sie sich beim Aufsetzen auf die Kontaktfläche mehr oder weniger stark, beispielsweise um 5-10 µm, verschieben, so dass sie im ungünstigsten Fall von der Kontaktfläche abrutschen. Dieses Verschieben wird auch Scrub genannt. Das Verschieben kann insbesondere dadurch geschehen, weil die Kontaktspitzen der Testnadeln leicht abgewinkelt sind und dadurch beim Aufsetzen eine Seitwärtsbewegung ausführen. Dieses Abrutschen der Testnadeln von den Kontaktflächen ist nicht ohne weiteres erkennbar, weil die räumliche Anordnung sehr eng ist. Auch lässt sie sich trotz sorgfältigster Vorjustage nicht vollständig vermeiden, da die vorgegebenen Toleranzen sehr eng sind und sich ebenso wie die Größe der Kontaktflächen im µm-Bereich bewegen und somit in der gleichen Größenordnung liegen wie die Seitenkanten der Kontaktflächen. Die Folge von solchen Kontaktfehlern können unerwünschte Fehlmessungen sein. The invention is based on a method for training a contact area on a semiconductor chip on which one Tip of a test needle of a multiple needle card (test board) can be put on, according to the genus of the subordinate Claims 1 and 8. When testing semiconductor chips on one Wafers often face the problem of contact areas (Bond lands) or test pads can be made very small need, especially if the semiconductor chip is highly integrated and many contact surfaces are required. Also at Test structures that are located at suitable points in the semiconductor Chips or in the saw frame between two semiconductor chips are integrated, the available space for the Contact areas naturally very limited. Because often a lot Contact surfaces for attaching test needles are provided, the individual test needles must be pre-adjusted very precisely become. Because of the limited space on the Testboard the individual test needles usually from the side on the intended contact surfaces of the semiconductor chip can be performed when they are placed on the Contact area more or less strong, for example around 5-10 µm, move so that, in the worst case, of the Slip off the contact surface. This move will also scrub called. Moving can be done in particular by because the contact tips of the test needles are angled slightly are and thus a sideways movement when touching down To run. This slipping of the test needles from the Contact areas are not easily recognizable because of the spatial Arrangement is very tight. Even she can be spite do not completely avoid the most careful pre-adjustment as the given tolerances are very narrow and just like the Move the size of the contact areas in the µm range and thus in are of the same order of magnitude as the side edges of the Contact surfaces. The consequence of such contact errors can be undesirable incorrect measurements.
Andererseits ist ein gewisses Scrubben erwünscht, um beispielsweise Oxidschichten auf den Kontaktflächen zu durchstoßen und damit den Kontaktwiderstand zu verringern. On the other hand, some scrubbing is desirable in order to For example, oxide layers on the contact surfaces pierce and thus reduce the contact resistance.
Bisher wurde dieses Problem dadurch gelöst, dass bei sehr engen Raumverhältnissen spezielle Testboards verwendet werden, bei denen die Testnadeln vertikal angeordnet sind. Diese Testboards sind jedoch sehr teuer in der Anschaffung und sind für halbautomatische Spitzenmessplätze weniger tauglich, da sie wegen ihres undurchsichtigen Keramikträgers keinen Einblick in die Positionierung der Kontaktflächen erlauben. Diese Lösungen sind für den ständigen Einsatz daher weniger befriedigend. So far, this problem has been solved by very special test boards are used in confined spaces, where the test needles are arranged vertically. This However, test boards are very expensive to buy and are less suitable for semi-automatic peak measuring stations, because because of its opaque ceramic support Allow insight into the positioning of the contact surfaces. These solutions are therefore less for constant use satisfying.
Bei der Waferherstellung werden üblicherweise die Halbleiter- Chips mit einer abschließenden Passivierungsschicht, beispielsweise aus Polyimid, abgedeckt. In diese Passivierungsschicht sind Kontaktfenster geätzt, die durch die Passivierungsschicht begrenzt wird. Da die Passivierungsschicht weich ist und keine hinreichend steilen Kanten aufweist, kann diese Begrenzung das Verschieben der Nadelspitzen nicht zufriedenstellend verhindern. When manufacturing wafers, the semiconductor Chips with a final passivation layer, for example made of polyimide. In these Passivation layer are etched through the contact window Passivation layer is limited. Because the passivation layer is soft and has no sufficiently steep edges, this can Limit the displacement of the needle tips prevent satisfactorily.
Das erfindungsgemäße Verfahren zur Ausbildung einer Kontaktfläche auf einem Halbleiter-Chip, auf dem die Spitze einer Testnadel eines Testboards aufgesetzt werden kann, beziehungsweise der Halbleiter-Chip mit den kennzeichnenden Merkmalen der nebengeordnete Ansprüche 1 und 8 hat demgegenüber den Vorteil, dass ein Abrutschen der Spitze der Testnadel zuverlässig vermieden wird. Das wird vorteilhaft dadurch erreicht, dass die Kontaktfläche in einer Senke angeordnet wird und durch wenigstens eine Wand begrenzt wird. Als besonders vorteilhaft wird dabei angesehen, dass die Senke nicht durch einen zusätzlichen Fertigungsschritt eingebracht werden muss, sondern in die ohnehin vorgesehenen Fertigungsschritte implementiert werden kann. Dadurch fallen in vorteilhafter Weise praktisch keine zusätzlichen Kosten an. The inventive method for forming a Contact area on a semiconductor chip on which the tip of a Test needle of a test board can be attached, or the semiconductor chip with the characteristic ones Features of the independent claims 1 and 8 have in contrast the advantage of slipping off the tip of the test needle is reliably avoided. This will be beneficial achieved that the contact surface is arranged in a depression and is delimited by at least one wall. As special it is considered advantageous that the depression does not pass through an additional manufacturing step has to be introduced, but in the already planned manufacturing steps can be implemented. As a result, fall in an advantageous manner practically no additional costs.
Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüchen 1 und 8 angegebenen Verfahrens beziehungsweise des Halbleiter-Chips gegeben. Als besonders vorteilhaft wird dabei angesehen, dass die Kontaktfläche bei einer mehrlagigen Ausbildung des Halbleiter-Chips auf einer tieferliegenden Ebene ausgebildet wird, die wenigstens der vorletzten Metalllage entspricht. Dadurch wird erreicht, dass eine genügend hohe Wand zur Begrenzung der Kontaktfläche entsteht, so dass ein Abrutschen der Nadelspitze der Testnadel mit Sicherheit verhindert werden kann. Through the measures listed in the dependent claims are advantageous developments and improvements of the in the independent claims 1 and 8 specified method or given the semiconductor chip. As special it is considered advantageous that the contact surface at a multilayer design of the semiconductor chip on one lower level is formed, at least the penultimate metal layer corresponds. This ensures that a sufficiently high wall to limit the contact area arises, causing the needle tip of the test needle to slip off can be prevented with certainty.
Die Ausbildung der Kontaktfläche wird vorteilhaft elektrisch leitend und/oder metallisch ausgebildet, so dass der Übergangswiderstand zur Metallspitze der Testnadel und/oder parasitäre Einflüsse verringert werden. The formation of the contact surface is advantageously electrical conductive and / or metallic, so that the Contact resistance to the metal tip of the test needle and / or parasitic influences can be reduced.
Günstig ist auch, die Senke durch eine Maskierung der abschließenden Passivierungsschicht zu bilden. Die Senke wird dann beispielsweise durch anschließendes Freiätzen an den vorgesehenen Stellen geöffnet. It is also favorable to mask the depression to form a final passivation layer. The sink will then, for example, by subsequently etching the designated places opened.
Eine günstige alternative Lösung wird auch darin gesehen, die Senke durch Öffnen einer obersten Metalllage zu bilden, bis eine darunter liegende Durchkontaktierung (VIA-Ring) erreicht wird. Dadurch kann in vorteilhafter Weise auch die Durchkontaktierung selbst als Kontaktfläche verwendet werden, so dass die Kontaktiersicherheit weiter verbessert wird. A cheap alternative solution is also seen in that Form a depression by opening a top metal layer an underlying via (VIA ring) is reached becomes. As a result, the Vias themselves can be used as a contact surface, so that contact security is further improved.
Weiterhin ist von Vorteil, dass die Kontaktfläche Teil einer Teststruktur ist, auf die die Testnadel aufgesetzt werden kann. Die Teststrukturen haben in der Regel nur sehr kleine Kontaktflächen, die als Testpads verwendet werden können. Die Teststrukturen sind meistens auf engstem Raum an solchen Stellen ausgebildet, die für andere Anwendungen nicht mehr nutzbar sind, um die verbrauchte Siliziumfläche möglichst zu minimieren. Die Teststrukturen werden daher bevorzugt auch in dem engen Zwischenraum zwischen zwei Halbleiter-Chips, dem sogenannten Sägerahmen, angeordnet. Da der Platzverbrauch der Kontaktflächen innerhalb dieser Sägerahmen die maximal möglich Größe der Teststrukturen vorgibt, sind diese Kontaktflächen besonders klein ausgeführt und daher mit Testnadeln schwierig zu kontaktieren. It is also advantageous that the contact area is part of a Test structure is on which the test needle is placed can. The test structures usually have only very small ones Contact areas that can be used as test pads. The Test structures are usually in such a tight space Positions trained for other uses no longer can be used to maximize the silicon area used minimize. The test structures are therefore also preferred in the narrow space between two semiconductor chips, the so-called saw frame arranged. Because the space consumption of the Contact areas within this saw frame the maximum possible size of the test structures, these are Contact areas are made particularly small and therefore with test needles difficult to contact.
Eine bevorzugte Anwendung des Halbleiter-Chips wird bei einer Speicherschaltung gesehen, wie sie beispielsweise bei einem DRAM (Dynamic Random Access Memory) gebildet wird. A preferred application of the semiconductor chip is one Memory circuit seen, such as in a DRAM (Dynamic Random Access Memory) is formed.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Ausbildung einer insbesondere kleinen Kontaktfläche auf einem Halbleiter-Chip eines Wafers auszubilden, der dennoch mit einer Testnadel zuverlässig kontaktiert werden kann. Diese Aufgabe wird mit den Merkmalen der nebengeordnete Ansprüche 1 und 8 gelöst. The invention has for its object a method for Formation of a particularly small contact area on one To form a semiconductor chip of a wafer that still with a test needle can be reliably contacted. This Task with the features of the independent claims 1 and 8 solved.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert. An embodiment of the invention is in the drawing shown and is described in more detail in the following description explained.
Fig. 1 zeigt in schematischer Darstellung ausschnittsweise ein erstes Ausführungsbeispiel der Erfindung und Fig. 1 shows a schematic representation of sections of a first embodiment of the invention and
Fig. 2 zeigt in schematischer Darstellung ein zweites Ausführungsbeispiel der Erfindung mit einer modifizierten Anordnung einer Senke. Fig. 2 shows a schematic representation of a second embodiment of the invention with a modified arrangement of a sink.
Bei dem ersten Ausführungsbeispiel der Erfindung gemäß der Fig. 1 ist in stark vergrößerter Form ein Ausschnitt eines Halbleiter-Chips 2 dargestellt. Dieser Halbleiter-Chip 2 ist Teil eines nicht näher dargestellten Wafers, auf dem eine Vielzahl von gleichartigen Halbleiter-Chips 2 in Reihen und Spalten angeordnet sind. Auf den einzelnen Halbleiter-Chips 2 sind entsprechende Kontaktflächen 3 vorgesehen, die zum Testen als Testpad oder zum Kontaktieren als Bond-Land verwendet werden können. Die Anzahl der erzeugten Kontaktflächen hängt dabei in erster Linie von der Komplexität der integrierten Schaltung und deren Chipfläche ab. In the first exemplary embodiment of the invention according to FIG. 1, a section of a semiconductor chip 2 is shown in a greatly enlarged form. This semiconductor chip 2 is part of a wafer, not shown, on which a multiplicity of semiconductor chips 2 of the same type are arranged in rows and columns. Corresponding contact areas 3 are provided on the individual semiconductor chips 2 , which can be used for testing as a test pad or for contacting as a bond land. The number of contact areas generated depends primarily on the complexity of the integrated circuit and its chip area.
Häufig sind auch Teststrukturen vorgesehen, die ebenfalls Kontaktflächen benötigen, die in der Regel jedoch nur für Testzwecke genutzt werden, um Fertigungs- und Bauteilparameter zu kontrollieren und zu steuern. Da häufig auch der Platz für die Anordnung von Teststrukturen auf dem Halbleiter-Chip 2 fehlt, werden die Teststrukturen in dem Sägerahmen angeordnet, der auf dem Wafer zwischen zwei Halbleiter-Chips 2 zu deren Trennung gebildet wird. Die Breite des Sägerahmens liegt dabei in einer Größe von nur ca. 100 µm. Test structures are also often provided, which also require contact surfaces, but which are generally only used for test purposes in order to control and control manufacturing and component parameters. Since there is often also no space for the arrangement of test structures on the semiconductor chip 2 , the test structures are arranged in the saw frame which is formed on the wafer between two semiconductor chips 2 for their separation. The width of the saw frame is only about 100 µm.
Wie aus Fig. 1 ersichtlich ist, ist eine Senke 9 vorgesehen, die in die Oberfläche des strukturierten Halbleiter-Chips 2 eingebracht ist. Der schematisch dargestellte Halbleiter-Chip 2 weist vorzugsweise eine mehrlagige Metallisierung 4, 7 auf, wie sie beispielsweise bei hochintegrierten Speicherschaltungen, insbesondere DRAMs, verwendet werden. Die mehrlagigen Metallisierungsschichten 4, 7 werden vorzugsweise gebildet, um kreuzungsfreie Leitungsebenen zu erzeugen. As can be seen from FIG. 1, a depression 9 is provided, which is introduced into the surface of the structured semiconductor chip 2 . The schematically illustrated semiconductor chip 2 preferably has a multilayer metallization 4 , 7 , as is used, for example, in highly integrated memory circuits, in particular DRAMs. The multilayer metallization layers 4 , 7 are preferably formed in order to produce crossover-free line levels.
Gemäß der Fig. 1 ist der Boden der Senke 9 als Kontaktfläche 3 ausgebildet, auf die die Spitze einer Testnadel 1 aufgesetzt werden kann. Die Kontaktfläche 3 wird (von der Oberfläche aus gesehen) durch eine vorletzte Metalllage 7 gebildet. Darüber befindet sich ein Interlayerdielektrikum 8, über dem die oberste Metalllage 4 ausgebildet ist. Die oberste Metalllage 4 wird aus Schutzgründen mit einer abschließenden Passivierungsschicht 5 abgedeckt, die beispielsweise aus SiO2, SiN oder Polyimid ausgebildet sein kann. Durch eine per se bekannte Maskierungstechnik wird eine Öffnung in die abschließende Passivierungsschicht 5, die oberste Metalllage 4 und das Interlayerdielektrikum 8 erzeugt, so dass die Senke 9 entstehen kann. According to FIG. 1, the bottom of the depression 9 is designed as a contact surface 3 , on which the tip of a test needle 1 can be placed. The contact surface 3 is formed (seen from the surface) by a penultimate metal layer 7 . There is an interlayer dielectric 8 over which the uppermost metal layer 4 is formed. For protection reasons, the uppermost metal layer 4 is covered with a final passivation layer 5 , which can be formed, for example, from SiO 2 , SiN or polyimide. A masking technique known per se creates an opening in the final passivation layer 5 , the uppermost metal layer 4 and the interlayer dielectric 8 , so that the depression 9 can arise.
Wie der Fig. 1 weiter entnehmbar ist, wird die Nadelspitze 1 schräg auf die Kontaktfläche 3 der vorletzten Metalllage 7 aufgesetzt. Durch das Aufsetzen verschiebt sich die Nadelspitze um einige µm (Scrub) und kann unter Umständen bei sehr kleinen Kantenlängen der Kontaktfläche 3 abrutschen. Dadurch würde ein elektrischer Kontakt zwischen der Testnadel 1 und der Kontaktfläche 3 nicht mehr möglich sein. As in FIG. 1 can also be seen, the needle tip 1 is inclined to the contact surface 3 of the penultimate metal layer 7 is placed. By placing the needle tip shifts by a few microns (scrub) and may slip under very small edge lengths of the contact surface 3 . As a result, electrical contact between the test needle 1 and the contact surface 3 would no longer be possible.
Um dieses zu verhindern, begrenzt eine Wand 10, die wenigstens eine Kantenlänge der Kontaktfläche 3 umgibt, die Kontaktfläche 3. Dadurch kann die Nadelspitze nicht mehr abrutschen, so dass die Kontaktierung zuverlässiger wird. In der Regel wird jedoch die Wand 10 rundherum um die Kontaktfläche 3 ausgebildet sein. To prevent this, a wall 10 , which surrounds at least one edge length of the contact surface 3 , delimits the contact surface 3 . As a result, the needle tip can no longer slip, making contacting more reliable. As a rule, however, the wall 10 will be formed all around the contact surface 3 .
Der Fig. 1 ist weiter entnehmbar, dass die Senke 9 eine relativ hohe Wand 10 aufweist. Die Dicke d entspricht wenigstens der Dicke der obersten Metalllage plus der Dicke des Interlayerdielektrikums 8. Die Dicke der abschließenden Passivierungsschicht ist für die Begrenzung der Testnadel 1 weniger geeignet, da deren Kanten relativ weich und unscharf sind, wenn sie beispielsweise aus Polyimid geformt ist. Auch würde die Dicke der abschließenden Passivierungsschicht 5 in der Regel nicht ausreichen, ein Abrutschen der Nadel 1 sicher zu verhindern. Of FIG. 1 can also be seen that the well 9 has a relatively high wall 10. The thickness d corresponds at least to the thickness of the uppermost metal layer plus the thickness of the interlayer dielectric 8 . The thickness of the final passivation layer is less suitable for delimiting the test needle 1 , since its edges are relatively soft and blurred when it is formed from polyimide, for example. Also, the thickness of the final passivation layer 5 would generally not be sufficient to reliably prevent the needle 1 from slipping off.
Fig. 2 zeigt in schematischer Darstellung ein zweites Ausführungsbeispiel der Erfindung, bei dem als Kontaktfläche 3 eine Durchkontaktierung (VIA-Ring) 6 genutzt wird, der beispielsweise die oberste Metalllage 4 mit der vorletzten Metalllage 7 elektrisch verbindet. Derartige Durchkontaktierungen 6 werden bei mehrlagigen, von einander isolierten Metallschichten 4, 7 häufig benutzt, um kreuzungsfreie Leiterführungen in jeder Ebene zu erreichen. Fig. 2 zeigt nun eine derartige Stelle, bei der die oberste Metalllage 4 für die Senke 9 durchbrochen ist. Die Testnadel 1 wird nun in diese Senke 9 geführt und dabei beim Scrub sowohl durch die Wand 10 des Durchführungskontaktes 6 als auch durch die Wand der obersten Metalllage 4 seitlich begrenzt. In diesem Fall wird der elektrische Kontakt der Nadelspitze in vorteilhafter Weise sowohl mit der vorletzten Metalllage 7 als auch mit der Durchkontaktierung 6 beziehungsweise der obersten Metalllage 4 gebildet. Dadurch kann sich der Übergangswiderstand an den genannte Kontaktstellen in günstiger Weise weiter verringern. FIG. 2 shows a schematic representation of a second exemplary embodiment of the invention, in which a via (VIA ring) 6 is used as the contact surface 3 , which for example electrically connects the uppermost metal layer 4 to the penultimate metal layer 7 . Such plated-through holes 6 are frequently used in multi-layer metal layers 4 , 7 which are insulated from one another in order to achieve cross-conductor guides in each plane. Fig. 2 now shows such a place, in which the top metal layer 4 for the depression 9 is broken. The test needle 1 is now guided into this depression 9 and is limited laterally during the scrub both by the wall 10 of the lead-through contact 6 and by the wall of the uppermost metal layer 4 . In this case, the electrical contact of the needle tip is advantageously formed both with the penultimate metal layer 7 and with the via 6 or the uppermost metal layer 4 . As a result, the contact resistance at the contact points mentioned can be further reduced in a favorable manner.
Ergänzend wird noch darauf hingewiesen, dass beim Ausführungsbeispiel gemäß der Fig. 2 die abschließende Passivierungsschicht 10 nicht eingezeichnet ist, weil sie im Bereich der Durchkontaktierung ohnehin durchbrochen ist und somit keine begrenzende Wirkung gegen das Verschieben der Nadelspitze ausüben kann. In addition, it is pointed out that in the exemplary embodiment according to FIG. 2, the final passivation layer 10 is not shown because it is broken through in the area of the plated-through hole anyway and therefore cannot exert a limiting effect against the displacement of the needle tip.
In alternativer Ausgestaltung der Erfindung können natürlich
auch tiefer liegende Schichten für die Ausbildung der
Kontaktfläche 3 genutzt werden, damit die Spitze der Testnadel 1
auch sicher "einrasten" kann.
Bezugszeichenliste
1 Nadel/Testnadel
2 Halbleiter-Chip
3 Kontaktfläche/Testpad
4 Oberste Metalllage
5 Abschließende Passivierungsschicht
6 Durchkontaktierung/VIA-Ring
7 Vorletzte Metalllage
8 Interlayerdielektrikum
9 Senke
10 Wand
d Dicke
In an alternative embodiment of the invention, of course, deeper layers can also be used for the formation of the contact surface 3 , so that the tip of the test needle 1 can also “snap in”. Reference Signs List 1 needle / needle test
2 semiconductor chip
3 contact surface / test pad
4 Top metal layer
5 Final passivation layer
6 plated-through hole / VIA ring
7 Penultimate layer of metal
8 interlayer dielectric
9 sink
10 wall
d thickness
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2001159797 DE10159797A1 (en) | 2001-12-05 | 2001-12-05 | Semiconductor chip and process for forming a contact surface form the surface in a well against which a test needle can rest |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2001159797 DE10159797A1 (en) | 2001-12-05 | 2001-12-05 | Semiconductor chip and process for forming a contact surface form the surface in a well against which a test needle can rest |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE10159797A1 true DE10159797A1 (en) | 2003-03-13 |
Family
ID=7708164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2001159797 Withdrawn DE10159797A1 (en) | 2001-12-05 | 2001-12-05 | Semiconductor chip and process for forming a contact surface form the surface in a well against which a test needle can rest |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10159797A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10345470A1 (en) * | 2003-09-30 | 2004-12-30 | Infineon Technologies Ag | Semiconductor chip wafer contact structure has cup shaped test contact surfaces and active connection multiplexer circuit in sawing grid areas |
| WO2006024989A1 (en) | 2004-08-31 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Chip comprising at least one test contact configuration |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248903A (en) * | 1992-09-18 | 1993-09-28 | Lsi Logic Corporation | Composite bond pads for semiconductor devices |
| US5899703A (en) * | 1997-03-28 | 1999-05-04 | International Business Machines Corporation | Method for chip testing |
| JP2000260872A (en) * | 1999-01-08 | 2000-09-22 | Seiko Epson Corp | Semiconductor device and manufacturing method thereof |
| US6143668A (en) * | 1997-09-30 | 2000-11-07 | Intel Corporation | KLXX technology with integrated passivation process, probe geometry and probing process |
-
2001
- 2001-12-05 DE DE2001159797 patent/DE10159797A1/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248903A (en) * | 1992-09-18 | 1993-09-28 | Lsi Logic Corporation | Composite bond pads for semiconductor devices |
| US5899703A (en) * | 1997-03-28 | 1999-05-04 | International Business Machines Corporation | Method for chip testing |
| US6143668A (en) * | 1997-09-30 | 2000-11-07 | Intel Corporation | KLXX technology with integrated passivation process, probe geometry and probing process |
| JP2000260872A (en) * | 1999-01-08 | 2000-09-22 | Seiko Epson Corp | Semiconductor device and manufacturing method thereof |
Non-Patent Citations (1)
| Title |
|---|
| US 2001/0020749 A1 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10345470A1 (en) * | 2003-09-30 | 2004-12-30 | Infineon Technologies Ag | Semiconductor chip wafer contact structure has cup shaped test contact surfaces and active connection multiplexer circuit in sawing grid areas |
| WO2006024989A1 (en) | 2004-08-31 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Chip comprising at least one test contact configuration |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19531691C2 (en) | Semiconductor device and contact pad structure therefor | |
| DE69232012T2 (en) | Multilayer packaging | |
| DE69735318T2 (en) | Flip-chip semiconductor with test structure and its production | |
| DE69209970T2 (en) | Bump electrode structure and semiconductor chip with this structure | |
| DE10014300A1 (en) | Semiconductor component and method for its production | |
| DE2536270A1 (en) | SEMI-CONDUCTOR DISC WITH MII OPENINGS | |
| DE3824008A1 (en) | ELECTRONIC CIRCUIT AND METHOD FOR THE PRODUCTION THEREOF | |
| DE19638666C1 (en) | Fuse with a protective layer in an integrated semiconductor circuit and associated manufacturing process | |
| DE19939852B4 (en) | Stacked Via with specially designed landing pad for integrated semiconductor structures | |
| DE2336908C3 (en) | Integrated semiconductor arrangement with multilayer metallization | |
| EP1532682A2 (en) | Semiconductor wafer having electrically connected contact and testing surfaces | |
| DE10159797A1 (en) | Semiconductor chip and process for forming a contact surface form the surface in a well against which a test needle can rest | |
| DE10259634B4 (en) | Method of making contacts on a wafer | |
| DE2049908A1 (en) | Multi-level wiring for semiconductor components | |
| DE10309261A1 (en) | Capacitor formed in a multilayer wiring structure of a semiconductor device | |
| DE102004060369A1 (en) | Semiconductor circuit manufacturing wafer, has connection contacts provided in test structure-area and forming two rows, which run in longitudinal direction and are displaced against each other transverse to longitudinal direction | |
| DE2453578A1 (en) | PROCEDURE FOR DETERMINING COMPLETE THROUGH HOLES IN AN INSULATING LAYER APPLIED ON A CONDUCTIVE SUBSTRATE | |
| EP1132973A1 (en) | Metal-insulator-metal capacitor and process for making the same | |
| EP1518272B1 (en) | Semiconductor structure integrated under a pad | |
| DE10132668A1 (en) | Semiconductor device with a defined input / output block size and method for its development | |
| DE19841435C2 (en) | Semiconductor device with an improved lead connection structure and manufacturing method therefor | |
| DE19736197C1 (en) | IC has supply voltage smoothing capacitors | |
| DE3421127A1 (en) | METHOD FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT | |
| DE2718781C2 (en) | Method for manufacturing a plurality of semiconductor components | |
| DE102004027788A1 (en) | Semiconductor base component for semiconductor component pile, has boundary regions of substrate surrounding chip, with elastic contact unit which is electrically connected with regions of distribution plate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAV | Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1 | ||
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8130 | Withdrawal |