CN119545867A - 一种低导通电阻分裂栅功率mosfet结构和制造方法 - Google Patents

Abstract

本发明公开了一种低导通电阻分裂栅功率MOSFET结构和制造方法，MOSFET结构包括：设于衬底上的第一种导电类型的掺杂半导体层；两个分裂栅沟槽，并列设于所述半导体层中，所述分裂栅沟槽的底部与侧面之间具有沟槽拐角；两个掺杂过渡区，相隔位于所述半导体层中，并至少将两个所述分裂栅沟槽的所述沟槽拐角分别包围；其中，所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度，由此在增强反向耐压的同时，进一步降低了SGT器件的导通电阻。

Description

一种低导通电阻分裂栅功率MOSFET结构和制造方法

技术领域

本发明涉及半导体集成电路工艺技术领域，尤其涉及一种低导通电阻分裂栅功率MOSFET结构和制造方法。

背景技术

分裂栅功率MOSFET(Split-gate MOS，SGT)由于其独特的电荷平衡机理，具有相较于普通沟槽栅功率MOSFET更低的导通电阻，在多数中低压应用领域对传统普通沟槽MOSFET实现了替代。

传统分裂栅功率MOSFET结构上的主要特点，是每个功能单元都包括两个位于外延层中的分裂栅沟槽。其中，分裂栅沟槽的上部中设有由多晶硅与氧化物构成的栅极结构，并在适当偏置下，在该部位的沟槽侧壁处形成导电沟道。分裂栅沟槽的下部中设有由零电位的多晶硅与氧化物构成的类似场板的结构，在反向偏置下形成空间电荷区，以此承担电势降落，即反向耐压利用了电荷平衡原理。故可以采用比普通沟槽MOSFET更高掺杂浓度的外延层，在获得相同耐压的条件下，具有更低的导通电阻，或者更高的电流密度，有利于高功率应用。

由于分裂栅沟槽底部的特殊形貌造成了电场集中，最终实际的雪崩击穿位置通常位于分裂栅沟槽底部的拐角处，并可由此造成器件的损坏。通过采取减小外延层材料掺杂浓度的方式，虽然能够在一定程度上增大雪崩击穿耐压，但也产生了不利于电场扩展的问题，因而不利于外延层导通电阻的进一步减小。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种低导通电阻分裂栅功率MOSFET结构和制造方法。

为实现上述目的，本发明的技术方案如下：

本发明提供一种低导通电阻分裂栅功率MOSFET结构，包括：

设于衬底上的第一种导电类型的掺杂半导体层；

两个分裂栅沟槽，并列设于所述半导体层中，所述分裂栅沟槽的底部与侧面之间具有沟槽拐角；

两个掺杂过渡区，相隔位于所述半导体层中，并至少将两个所述分裂栅沟槽的所述沟槽拐角分别包围；

其中，所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

进一步地，所述掺杂过渡区中含有第二种导电类型的掺杂杂质，用于对所述掺杂过渡区中原有的所述半导体层中的第一种导电类型的掺杂杂质进行反向补偿，使得所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

进一步地，还包括：自所述半导体层表面向所述半导体层中依次设于两个所述分裂栅沟槽之间的第一种导电类型的第一掺杂区和第二种导电类型的第二掺杂区。

进一步地，所述掺杂过渡区还沿所述分裂栅沟槽的槽壁延伸至至少与所述第二掺杂区相连。

进一步地，所述分裂栅沟槽中自底部起依次设有第一栅极和第二栅极，所述第一栅极和所述第二栅极与所述分裂栅沟槽的内壁之间，所述第一栅极与所述第二栅极之间均设有电介质层；和/或，所述分裂栅沟槽之间的所述半导体层表面上还设有导电接触孔，所述导电接触孔的底部穿过所述第一掺杂区与所述第二掺杂区相连。

本发明还提供一种低导通电阻分裂栅功率MOSFET结构制造方法，包括：

提供衬底，在所述衬底上形成第一种导电类型的掺杂半导体层；

自所述半导体层表面向所述半导体层中形成两个并列的分裂栅沟槽；

在每个所述分裂栅沟槽槽壁以外的所述半导体层中分别形成掺杂过渡区，使每个所述掺杂过渡区至少将对应的一个所述沟槽拐角包围，且使得所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

进一步地，所述在每个所述分裂栅沟槽槽壁以外的所述半导体层中分别形成掺杂过渡区，具体包括：

在所述分裂栅沟槽中填充第二种导电类型的掺杂介质层；

使所述掺杂介质层中含有的第二种导电类型的掺杂杂质向所述分裂栅沟槽槽壁以外扩散，在每个所述分裂栅沟槽槽壁以外的所述半导体层中分别形成一个掺杂过渡区；然后，去除所述掺杂介质层；

其中，利用由所述掺杂介质层扩散至所述半导体层中的第二种导电类型的掺杂杂质，对所述掺杂过渡区中原有的所述半导体层中的第一种导电类型的掺杂杂质进行反向补偿，使得所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

进一步地，采用热扩散工艺，使填充在所述分裂栅沟槽中的所述掺杂介质层中的掺杂杂质扩散至所述分裂栅沟槽的槽壁外一定区域内，从而形成所述掺杂过渡区；和/或，形成所述掺杂过渡区后，采用湿法刻蚀工艺，将所述分裂栅沟槽中的所述掺杂介质层全部去除。

进一步地，去除所述掺杂介质层后，还包括：

在所述分裂栅沟槽的内壁上形成第一电介质层，以及在所述第一电介质层以内的所述分裂栅沟槽中填充形成第一栅极材料层；

去除部分所述第一栅极材料层，在所述分裂栅沟槽的下部形成第一栅极，和去除部分所述第一电介质层，在所述分裂栅沟槽的下部形成位于所述第一栅极外侧的第一栅电介质层；

在所述第一栅极和所述第一栅电介质层的顶部上，以及所述分裂栅沟槽的上部侧壁上形成第二电介质层，并在所述第二电介质层以内的所述分裂栅沟槽的上部中填充形成第二栅极材料层，以在所述分裂栅沟槽的上部中形成第二栅极、位于所述第二栅极外侧的第二栅电介质层和位于所述第二栅极下方的隔离层。

进一步地，还包括：

自所述半导体层表面向所述半导体层中形成依次设于两个所述分裂栅沟槽之间的第一种导电类型的第一掺杂区和第二种导电类型的第二掺杂区，并至少使所述第二掺杂区与两侧的所述掺杂过渡区相连；

在所述半导体层的表面上形成层间介质层，将所述分裂栅沟槽和所述第一掺杂区覆盖；

在所述分裂栅沟槽之间的所述层间介质层的表面上形成穿过所述半导体层的表面且底部与所述第二掺杂区相接触的接触孔沟槽；

对所述接触孔沟槽进行填充，形成导电接触孔；

在所述层间介质层的表面上形成连接所述导电接触孔的金属层；

在所述金属层的表面上形成钝化层。

由上述技术方案可以看出，本发明通过在SGT功能单元的两个分裂栅沟槽槽壁以外一定范围内的第一种导电类型的掺杂半导体层中分别形成具有混合态的不同导电类型掺杂杂质的掺杂过渡区，并利用掺杂过渡区中含有的第二种导电类型的掺杂杂质对掺杂过渡区中原有的半导体层中的第一种导电类型的掺杂杂质进行反向补偿，可使得掺杂过渡区显现出的第一种导电类型的掺杂浓度小于掺杂过渡区以外的半导体层的第一种导电类型的掺杂浓度，因而能够通过减小分裂栅沟槽拐角区域的半导体层材料的第一种导电类型的掺杂浓度，一定程度上增大雪崩击穿耐压。因此，可通过在掺杂过渡区之间的半导体层的其它区域采用较高的掺杂浓度，以有利于电场的扩展，从而能在降低沟槽底部拐角区域电场集中度的同时，减小半导体层正向导通状态下的电阻，由此在增强反向耐压的同时，进一步降低了SGT器件的导通电阻。

附图说明

图1为本发明一较佳实施例的一种低导通电阻分裂栅功率MOSFET结构的示意图。

图2-图10为本发明一较佳实施例的一种低导通电阻分裂栅功率MOSFET结构制造方法的工艺流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

除非在下文中特别指出，MOSFET器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如可包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge等。栅极材料可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi_x、Ni₃Si、Pt、Ru、W、和所述各种导电材料的组合等。栅氧化层(栅电介质层)材料可以由SiO₂或介电常数大于SiO₂的材料等构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐等。并且，栅氧化层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅氧化层的材料。

第一种掺杂类型可以是N型和P型中的一种，第二种掺杂类型可以是N型和P型中的另一种。N型可通过向半导体材料中注入N型掺杂剂(例如P、As等)形成。P型可通过向半导体材料中注入P型掺杂剂(例如B等)形成。以上可参考公知技术加以理解。

以下结合附图，对本发明的具体实施方式作进一步的详细说明。

参考图1。本发明的一种低导通电阻分裂栅功率MOSFET结构，包括设于衬底(未显示)上的半导体层10，设于半导体层10中的两个分裂栅沟槽30，两个分设于分裂栅沟槽30的槽壁外侧一定范围上的掺杂过渡区50。

两个分裂栅沟槽30自半导体层10的表面(图示为上表面)向下进入半导体层10中，形成两个并列的深沟槽结构。两个深沟槽及其之间区域定义了SGT器件的一个功能单元。

每个分裂栅沟槽30中自底部起依次设有第一栅极611和第二栅极801。第一栅极611和第二栅极801与分裂栅沟槽30的内壁之间，第一栅极611与第二栅极801之间均设有电介质层82。其中，位于第一栅极611与分裂栅沟槽30的内壁之间的电介质层82可形成第一栅电介质层601；位于第二栅极801与分裂栅沟槽30的侧壁之间的电介质层82可形成第二栅电介质层811；位于第一栅极611与第二栅极801之间的电介质层82可形成隔离层812。第一栅极611作为屏蔽栅极，与第一栅电介质层601构成类似场板结构，在反向偏置下形成空间电荷区，以此承担电势降落，第一栅电介质层601作为场板氧化物层。第二栅极801作为控制栅极，可通过控制栅极与分裂栅沟槽30上部侧壁处的第二栅电介质层811的组合，在适当偏置下，在与控制栅极对应的分裂栅沟槽30上部的侧壁处形成导电的沟道。

每个分裂栅沟槽30的底部与侧面之间具有沟槽拐角31。需要说明的是，传统SGT器件中，正是由于分裂栅沟槽30底部拐角的特殊形貌，会造成电场集中，使得最终实际的雪崩击穿位置通常位于此拐角处。

参考图1。半导体层10可以是设于衬底上的第一种导电类型的掺杂外延半导体层10。以第一种掺杂类型为N型，第二种掺杂类型为P型为例，半导体层10可以是第一种导电类型的N型掺杂外延半导体层10。

两个掺杂过渡区50形成于半导体层10中，并各自沿两个分裂栅沟槽30的槽壁设置，且至少将两个分裂栅沟槽30的沟槽拐角31分别包围。两个掺杂过渡区50之间通过半导体层10材料相互隔离。

在一些实施例中，掺杂过渡区50在对分裂栅沟槽30的沟槽拐角31形成包围的基础上，还继续沿分裂栅沟槽30的槽壁延伸，并可将分裂栅沟槽30的侧壁完全包围(位于图示两个分裂栅沟槽30的相对外侧位置的部分掺杂过渡区50未显示，仅显示了掺杂过渡区50位于两个分裂栅沟槽30的相对内侧及底部位置的局部结构，可以理解为是附图的简画形式。或者，也可以理解为掺杂过渡区50仅连续形成于两个分裂栅沟槽30的相对内侧及底部位置)。

在两个分裂栅沟槽30之间的半导体层10表面以下，还设有第一掺杂区92和第二掺杂区93。第一掺杂区92和第二掺杂区93自半导体层10表面向半导体层10中依次设于两个分裂栅沟槽30之间。第一掺杂区92可以是第一种导电类型的N+型掺杂的源区；第二掺杂区93可以是第二种导电类型的P-型掺杂的体区(P-body)。

进一步地，掺杂过渡区50还沿分裂栅沟槽30的槽壁延伸至与作为体区的第二掺杂区93相连。

进一步地，掺杂过渡区50还沿分裂栅沟槽30的槽壁延伸至与作为源区的第一掺杂区92相连。

其中，掺杂过渡区50中同时具有第一种导电类型的N型掺杂杂质和第二种导电类型的P型掺杂杂质，N型掺杂杂质和P型掺杂杂质混合于掺杂过渡区50中，形成具有混合态的不同导电类型掺杂杂质的掺杂过渡区50。具有混合掺杂的掺杂过渡区50总体上呈N型导电类型。并且，掺杂过渡区50显现出的N型掺杂浓度，要小于掺杂过渡区50以外的半导体层10的N型掺杂浓度。

掺杂过渡区50总体上呈现出的N型导电类型，是通过掺杂过渡区50中含有的N型掺杂杂质和P型掺杂杂质之间的相互作用实现的。其中，半导体层10的N型掺杂浓度与掺杂过渡区50中含有的N型掺杂杂质浓度原本对应。但由于掺杂过渡区50中含有的一定浓度的P型掺杂杂质，对掺杂过渡区50中含有的一定浓度的N型掺杂杂质产生了反向补偿作用，即抵消了掺杂过渡区50中的部分N型掺杂浓度。从而使得掺杂过渡区50显现出的N型掺杂浓度小于掺杂过渡区50以外的半导体层10的N型掺杂浓度。

在一些实施例中，掺杂过渡区50可以形成在半导体层10上，并以半导体层10材料为基体。同时，可通过例如热扩散方式，向预定的掺杂过渡区50区域渗入一定浓度的P型掺杂杂质，对掺杂过渡区50区域中原有的半导体层10中的N型掺杂杂质进行反向补偿，从而使得掺杂过渡区50显现出的N型掺杂浓度小于掺杂过渡区50以外的半导体层10的N型掺杂浓度，并形成具有混合态的不同导电类型掺杂杂质的掺杂过渡区50。

本发明利用上述形成的特殊掺杂过渡区50结构，可在传统SGT的两个沟槽侧壁外一定范围内实现较低掺杂浓度的外延材料(外延半导体层10材料)，适当减小本发明分裂栅沟槽30拐角区域的半导体层10材料的N型掺杂浓度，实现一定程度上增大雪崩击穿耐压。并因此可通过在两个掺杂过渡区50之间的半导体层10的其它区域采用掺杂浓度较高的外延半导体层10材料，以有利于电场的扩展，从而能在降低底部沟槽拐角31区域电场集中度的同时，减小半导体层10正向导通状态下的电阻，由此在增强反向耐压的同时，进一步降低了SGT器件的导通电阻。

在一些实施例中，在半导体层10的表面上还设有层间介质层90(ILD)。

进一步地，在层间介质层90的表面上还设有底部连接至第二掺杂区93(体区)的导电接触孔94。导电接触孔94中可设有例如钨塞(tungsten-plug)。导电接触孔94可居中设于两个分裂栅沟槽30之间，并自层间介质层90的表面向下进入半导体层10中，且导电接触孔94的底部穿过第一掺杂区92(源区)与第二掺杂区93(体区)相连，使得导电接触孔94与源区和体区依次形成欧姆连接。

在一些实施例中，在层间介质层90的表面上还设有金属层91。金属层91与导电接触孔94的顶部相连接。金属层91可采用常规材料，例如AlSiCu金属层91等。

进一步地，在金属层91的表面上还设有介质钝化层(图略)，以对器件形成保护。

在一些实施例中，衬底可以是半导体衬底，例如硅基、碳化硅基、氮化镓基以及其他化合物半导体材料衬底。

在一些实施例中，半导体层10可采用与衬底同质的材料形成。例如，衬底可采用硅衬底，半导体层10可以是形成在硅衬底上的同质硅材料的N型外延层。

在一些实施例中，第一栅极611和第二栅极801材料可采用N+型饱和掺杂多晶硅。第一栅电介质层601、第二栅电介质层811和隔离层812材料可采用SiO₂。但不限于此。

在一些实施例中，层间介质层90材料可以是例如NSG(未掺杂硅玻璃)和BPSG(硼磷硅玻璃)中的至少一种。

以下通过具体实施方式并结合附图，对本发明的一种低导通电阻分裂栅功率MOSFET结构制造方法作进一步的详细说明。

参考图2-图10。本发明的一种低导通电阻分裂栅功率MOSFET结构制造方法，可用于制造例如图1所示的一种低导通电阻分裂栅功率MOSFET结构，并可包括以下步骤：

步骤S1：提供衬底，在衬底上形成第一种导电类型的掺杂半导体层10。

如图2所示，可利用例如一个硅衬底(未显示)，并可采用外延工艺，在硅衬底上形成与硅衬底材料同质的半导体层10。例如，可在具有一定电阻率的N型硅衬底表面上外延生长一层具有一定掺杂浓度和厚度的第一种导电类型的N型半导体层10。

步骤S2：自半导体层10表面向半导体层10中形成两个并列的分裂栅沟槽30。

如图3所示，在半导体层10的表面上形成第一光刻胶层，并光刻分裂栅沟槽30区，形成第一光刻胶图形20，由第一光刻胶图形20定义出分裂栅沟槽30区域。

如图4所示，然后，进行干法刻蚀，在半导体层10的表面上向下刻蚀出符合形貌和尺寸要求的两个并列的深沟槽，形成分裂栅沟槽30。之后，去除剩余的第一光刻胶图形20。

步骤S3：在每个分裂栅沟槽30槽壁以外的半导体层10中分别形成掺杂过渡区50，使每个掺杂过渡区50至少将对应的一个沟槽拐角31包围，且使得掺杂过渡区50显现出的第一种导电类型的掺杂浓度小于掺杂过渡区50以外的半导体层10的第一种导电类型的掺杂浓度。

如图5所示，接着，在半导体层10的表面上淀积第二种导电类型的掺杂介质层40，掺杂介质层40例如可以是第二种导电类型的高掺杂P型氧化物(如二氧化硅等)层，并将分裂栅沟槽30填满。

然后，采用高温热扩散工艺，使填充在分裂栅沟槽30中的掺杂介质层40中含有的P型掺杂杂质扩散至分裂栅沟槽30的槽壁外一定区域内，对该扩散区域内原有的半导体层10中的N型掺杂杂质进行反向补偿，使得该扩散区域(即形成的掺杂过渡区50)显现出的N型掺杂浓度小于该扩散区域以外的半导体层10的N型掺杂浓度，从而在每个分裂栅沟槽30槽壁以外的半导体层10中的上述扩散区域分别形成一个将对应的一个沟槽拐角31包围的掺杂过渡区50，即形成了两个独立的掺杂过渡区50，如图6所示。在一个示例中，高温热扩散时的工艺温度，通常在1000℃-1150℃之间。

在上述扩散区域达到预定的掺杂浓度分布后，停止高温扩散。然后，采用湿法刻蚀工艺，将分裂栅沟槽30内与半导体层10表面上的高掺杂P型氧化物层(掺杂介质层40)均除去，形成图6所示的结构。

如图7所示，接着，采用热氧化与淀积相结合方式，在分裂栅沟槽30的内壁上形成一定厚度的第一电介质层60。然后，在第一电介质层60以内的分裂栅沟槽30中淀积第一栅极材料层61。第一电介质层60材料可以是SiO₂；第一栅极材料层61材料可以是饱和掺杂的N+型多晶硅。完成后，进行化学机械抛光(CMP)，去除半导体层10表面上多余的第一栅极材料层61和第一电介质层60。

如图8所示，接着，通过刻蚀，去除分裂栅沟槽30中的部分第一栅极材料层61至深沟槽内一定深度，以在分裂栅沟槽30的下部形成作为屏蔽栅极的第一栅极611。再刻蚀去除部分第一电介质层60至与第一栅极611的顶部高度对应，从而在分裂栅沟槽30的下部形成位于第一栅极611与分裂栅沟槽30内壁之间的第一栅电介质层601(屏蔽栅电介质层)。

如图9所示，之后，采用栅氧氧化及多晶硅淀积工艺，在第一栅极611和第一栅电介质层601的顶部上，以及分裂栅沟槽30的上部侧壁上形成第二电介质层81，并在第二电介质层81以内的分裂栅沟槽30的上部中填充形成第二栅极材料层80。第二电介质层81材料可以是SiO₂；第二栅极材料层80材料可以是饱和掺杂的N+型多晶硅。

完成后，通过CMP去除半导体层10表面上多余的第二栅极材料层80和第二电介质层81。从而在分裂栅沟槽30的上部中形成作为控制栅极的第二栅极801，和位于第二栅极801外侧的第二栅电介质层811(控制栅电介质层)，以及位于第二栅极801下方，用于对第二栅极801和第一栅极611进行隔离的隔离层812(由位于第二栅极801下方的第二电介质层81形成)。

其中，第一电介质层60和第二电介质层81共同形成图1中的电介质层82。

之后，还包括：

步骤S4：自半导体层10表面向半导体层10中形成依次设于两个分裂栅沟槽30之间的第一种导电类型的第一掺杂区92和第二种导电类型的第二掺杂区93，并至少使第二掺杂区93与两侧的掺杂过渡区50相连。

如图10所示，采用离子注入及退火工艺，在两个分裂栅沟槽30之间的半导体层10表面向下形成位于半导体层10中一定深度的第二种导电类型的P-型的第二掺杂区93，作为体区。

接着，采用离子注入及退火工艺，在第二掺杂区93以上的半导体层10表面以下形成同样位于两个分裂栅沟槽30之间的第一种导电类型的N+型的第一掺杂区92，作为源区。

通过离子注入及退火工艺，可使第二掺杂区93和第一掺杂区92的两侧与对应侧的一个掺杂过渡区50相连。

步骤S5：在半导体层10的表面上形成层间介质层90，将分裂栅沟槽30和第一掺杂区92覆盖；在分裂栅沟槽30之间的层间介质层90的表面上形成穿过半导体层10的表面且底部与第二掺杂区93相接触的接触孔沟槽；对接触孔沟槽进行填充，形成导电接触孔94。

如图10所示，可通过在半导体层10的表面上淀积例如NSG和/或BPSG及回流，在半导体层10的表面上形成层间介质层90(ILD)，并将两个分裂栅沟槽30和第一掺杂区92覆盖。

然后，可采用光刻和刻蚀工艺，在两个分裂栅沟槽30之间的层间介质层90表面上向下形成接触孔沟槽，并使接触孔沟槽的底部与第二掺杂区93的顶面相接触。较佳地，可使得接触孔沟槽位于两个分裂栅沟槽30之间的中线位置上。

接着，可在接触孔沟槽的内壁上依次形成例如Ti、TiN层，并在TiN层以内的接触孔沟槽中填充例如金属钨。然后，通过化学机械抛光，去除接触孔沟槽以外的层间介质层90表面上多余的Ti、TiN和钨材料，在接触孔沟槽中形成钨塞。从而形成底部连接第二掺杂区93(体区)的导电接触孔94，同时也与第一掺杂区92(源区)形成了连接。

步骤S6：在层间介质层90的表面上形成连接导电接触孔94的金属层91；在金属层91的表面上形成钝化层。

如图10所示，采用溅射工艺，在层间介质层90表面上形成例如AlSiCu金属层91，并使AlSiCu金属层91与导电接触孔94的钨塞顶部相接触。最后得到如图1所示的完整结构。

后续还可通过光刻和刻蚀工艺，对AlSiCu金属层91进行图形化，以及在层间介质层90(金属层91)表面上形成介质钝化层(图略)。利用钝化层对金属层91进行覆盖，可以对器件形成有效保护。

综上，本发明通过在SGT功能单元的两个分裂栅沟槽30槽壁以外一定范围内的第一种导电类型的掺杂半导体层10中分别形成具有混合态的不同导电类型掺杂杂质的掺杂过渡区50，并利用掺杂过渡区50中含有的第二种导电类型的掺杂杂质对掺杂过渡区50中原有的半导体层10中的第一种导电类型的掺杂杂质进行反向补偿，可使得掺杂过渡区50显现出的第一种导电类型的掺杂浓度小于掺杂过渡区50以外的半导体层10的第一种导电类型的掺杂浓度，因而能够通过减小分裂栅沟槽30拐角区域的半导体层10材料的第一种导电类型的掺杂浓度，一定程度上增大雪崩击穿耐压。因此，可通过在掺杂过渡区50之间的半导体层10的其它区域采用较高的掺杂浓度，以有利于电场的扩展，从而能在降低沟槽底部沟槽拐角31区域电场集中度的同时，减小半导体层10正向导通状态下的电阻，由此在增强反向耐压的同时，进一步降低了SGT器件的导通电阻。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种低导通电阻分裂栅功率MOSFET结构，其特征在于，包括：

设于衬底上的第一种导电类型的掺杂半导体层；

两个分裂栅沟槽，并列设于所述半导体层中，所述分裂栅沟槽的底部与侧面之间具有沟槽拐角；

两个掺杂过渡区，相隔位于所述半导体层中，并至少将两个所述分裂栅沟槽的所述沟槽拐角分别包围；

其中，所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

2.根据权利要求1所述的低导通电阻分裂栅功率MOSFET结构，其特征在于，所述掺杂过渡区中含有第二种导电类型的掺杂杂质，用于对所述掺杂过渡区中原有的所述半导体层中的第一种导电类型的掺杂杂质进行反向补偿，使得所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

3.根据权利要求1所述的低导通电阻分裂栅功率MOSFET结构，其特征在于，还包括：自所述半导体层表面向所述半导体层中依次设于两个所述分裂栅沟槽之间的第一种导电类型的第一掺杂区和第二种导电类型的第二掺杂区。

4.根据权利要求3所述的低导通电阻分裂栅功率MOSFET结构，其特征在于，所述掺杂过渡区还沿所述分裂栅沟槽的槽壁延伸至至少与所述第二掺杂区相连。

5.根据权利要求1所述的低导通电阻分裂栅功率MOSFET结构，其特征在于，所述分裂栅沟槽中自底部起依次设有第一栅极和第二栅极，所述第一栅极和所述第二栅极与所述分裂栅沟槽的内壁之间，所述第一栅极与所述第二栅极之间均设有电介质层；和/或，所述分裂栅沟槽之间的所述半导体层表面上还设有导电接触孔，所述导电接触孔的底部穿过所述第一掺杂区与所述第二掺杂区相连。

6.一种低导通电阻分裂栅功率MOSFET结构制造方法，其特征在于，包括：

提供衬底，在所述衬底上形成第一种导电类型的掺杂半导体层；

自所述半导体层表面向所述半导体层中形成两个并列的分裂栅沟槽；

在每个所述分裂栅沟槽槽壁以外的所述半导体层中分别形成掺杂过渡区，使每个所述掺杂过渡区至少将对应的一个所述沟槽拐角包围，且使得所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

7.根据权利要求6所述的低导通电阻分裂栅功率MOSFET结构制造方法，其特征在于，所述在每个所述分裂栅沟槽槽壁以外的所述半导体层中分别形成掺杂过渡区，具体包括：

在所述分裂栅沟槽中填充第二种导电类型的掺杂介质层；

使所述掺杂介质层中含有的第二种导电类型的掺杂杂质向所述分裂栅沟槽槽壁以外扩散，在每个所述分裂栅沟槽槽壁以外的所述半导体层中分别形成一个掺杂过渡区；然后，去除所述掺杂介质层；

其中，利用由所述掺杂介质层扩散至所述半导体层中的第二种导电类型的掺杂杂质，对所述掺杂过渡区中原有的所述半导体层中的第一种导电类型的掺杂杂质进行反向补偿，使得所述掺杂过渡区显现出的第一种导电类型的掺杂浓度小于所述掺杂过渡区以外的所述半导体层的第一种导电类型的掺杂浓度。

8.根据权利要求7所述的低导通电阻分裂栅功率MOSFET结构制造方法，其特征在于，采用热扩散工艺，使填充在所述分裂栅沟槽中的所述掺杂介质层中的掺杂杂质扩散至所述分裂栅沟槽的槽壁外一定区域内，从而形成所述掺杂过渡区；和/或，形成所述掺杂过渡区后，采用湿法刻蚀工艺，将所述分裂栅沟槽中的所述掺杂介质层全部去除。

9.根据权利要求7所述的低导通电阻分裂栅功率MOSFET结构制造方法，其特征在于，去除所述掺杂介质层后，还包括：

在所述分裂栅沟槽的内壁上形成第一电介质层，以及在所述第一电介质层以内的所述分裂栅沟槽中填充形成第一栅极材料层；

去除部分所述第一栅极材料层，在所述分裂栅沟槽的下部形成第一栅极，和去除部分所述第一电介质层，在所述分裂栅沟槽的下部形成位于所述第一栅极外侧的第一栅电介质层；

在所述第一栅极和所述第一栅电介质层的顶部上，以及所述分裂栅沟槽的上部侧壁上形成第二电介质层，并在所述第二电介质层以内的所述分裂栅沟槽的上部中填充形成第二栅极材料层，以在所述分裂栅沟槽的上部中形成第二栅极、位于所述第二栅极外侧的第二栅电介质层和位于所述第二栅极下方的隔离层。

10.根据权利要求9所述的低导通电阻分裂栅功率MOSFET结构制造方法，其特征在于，还包括：

自所述半导体层表面向所述半导体层中形成依次设于两个所述分裂栅沟槽之间的第一种导电类型的第一掺杂区和第二种导电类型的第二掺杂区，并至少使所述第二掺杂区与两侧的所述掺杂过渡区相连；

在所述半导体层的表面上形成层间介质层，将所述分裂栅沟槽和所述第一掺杂区覆盖；

在所述分裂栅沟槽之间的所述层间介质层的表面上形成穿过所述半导体层的表面且底部与所述第二掺杂区相接触的接触孔沟槽；

对所述接触孔沟槽进行填充，形成导电接触孔；

在所述层间介质层的表面上形成连接所述导电接触孔的金属层；

在所述金属层的表面上形成钝化层。