CN118213385A

CN118213385A - 一种具有高换向能力的triac器件

Info

Publication number: CN118213385A
Application number: CN202211616875.5A
Authority: CN
Inventors: 周继峰; 张环; 何磊
Original assignee: Littelfuse Semiconductor (Wuxi) Co Ltd
Current assignee: Littelfuse Semiconductor (Wuxi) Co Ltd
Priority date: 2022-12-15
Filing date: 2022-12-15
Publication date: 2024-06-18
Also published as: TW202433754A; EP4386857A1; KR20240093360A; US20240204088A1

Abstract

公开了一种具有高换向能力的TRIAC器件，特别是公开了一种半导体器件装置、结构及其相关方法。该装置包括第一硅层、第二硅层和第三硅层，第一硅层被耦合到第二硅层，并且第二硅层被耦合到第三硅层。该装置包括形成在第一硅层和第二硅层的至少一部分中的沟槽、形成在至少第二硅层中的隔离区，其中隔离区从沟槽延伸到第三硅层。该装置还包括耦合到第一硅层的第一部分的第一主端子一和第一栅极端子、耦合到第一硅层的第二部分的第二主端子一与第二栅极端子、耦合到第三硅层的主端子二，以及第一硅层和第三硅层中的一个或多个硅区。

Description

一种具有高换向能力的TRIAC器件

技术领域

本公开总体上涉及固态电流控制器件领域，并且特别涉及晶闸管器件，并且更特别地涉及交流三极管(TRIAC)器件。

背景技术

现代电子器件依靠半导体器件二极管实现各种功能，包括例如在各个方向传导电流。这种器件使用n型和p型半导体材料制造，并且可以包括晶闸管半导体器件，例如，诸如TRIAC半导体器件和/或任何其他类型的器件。在制造这种器件期间，具有第一导电类型的半导体基板暴露于第二导电类型的物质(species)的注入、扩散或沉积，包括具有第二类型的物质的层的外延生长。在提供第二类型的物质之后，可以执行退火以扩散和激活第二导电类型的物质。现有的TRIAC半导体器件包括单个栅极，该单个栅极提供用于触发TRIAC半导体器件的所有象限中的电流传导的单个栅极控制。然而，这种器件具有低换向性和操作缺陷。

发明内容

提供以下概述以简化形式介绍概念的选择，这些概念将在下面的详细描述中进一步描述。本概要不旨在标识所要求保护的主题的关键或必要特征，也不旨在帮助确定所要求保护主题的范围。

在一些实施方式中，当前主题涉及半导体器件装置。该装置可以包括第一硅层、第二硅层和第三硅层，第一硅层被耦合到第二硅层，并且第二硅层被耦合到第三硅层。该装置可以包括形成在第一硅层和第二硅层的至少一部分中的沟槽(trench)、形成在至少第二硅层中的隔离区，其中隔离区从沟槽延伸到第三硅层。该装置还可以包括耦合到第一硅层的第一部分的第一主端子一和第一栅极端子、耦合到第一硅层的第二部分的第二主端子一和第二栅极端子、耦合到第三硅层的主端子二，以及第一硅层和第三硅层中的一个或多个硅区。

在一些实施方式中，当前主题可以包括以下可选特征中的一个或多个。第一硅层、第二硅层和第三硅层中的至少一个可以是以下的至少一个：n型层、p型层及其任何组合。第一硅层和第三硅层可以是p型层，并且第二硅层可以是n型层。第一硅层和第三硅层可以是P+层。第二硅层可以是N-层。一个或多个硅区可以是n型区。

在一些实施方式中，隔离区可以是p掺杂区。

在一些实施方式中，沟槽可以被配置为将第一硅层分离为第一硅层的第一部分和第一硅层的第二部分。沟槽和隔离区可以被配置为将装置分离成第一装置部分和第二装置部分。第一主端子一和第一栅极端子可以各自被耦合到一个或多个区中的至少一个区。第二栅极端子可以被耦合到一个或多个区中的至少另一个区，并且第二主端子一不被耦合到该一个或多个区。主端子二可以被耦合到一个或多个区中的至少又一个区，其中该区可以位于第二装置部分中的第三硅层中。

在一些实施方式中，沟槽的深度可以被配置为大于第一硅层的厚度。

在一些实施方式中，沟槽和隔离区可以被配置为防止一个或多个电荷载流子在第一装置部分和第二装置部分之间迁移。第一装置部分可以被配置为在主端子二的偏压(bias)高于第一主端子一的偏压时路由(route)电流。第二装置部分可以被配置为在第二主端子一的偏压高于主端子二的偏压时路由电流。

在一些实施方式中，该装置可以是半导体器件。半导体器件可以是晶闸管。半导体器件可以是TRIAC半导体器件。

在一些实施方式中，当前主题涉及半导体器件。半导体器件可以包括第一硅层、第二硅层和第三硅层，第一硅层被耦合到第二硅层，并且第二硅层被耦合到第三硅层。半导体器件可以包括形成在第一硅层中和第二硅层的至少一部分中的沟槽、形成在至少第二硅层中的隔离区，其中隔离区从沟槽延伸到第三硅层。沟槽和隔离区可以被配置为将半导体器件分离成第一半导体器件部分和第二半导体器件部分。半导体器件还可以包括耦合到第一硅层的第一部分的第一主端子一和第一栅极端子、耦合到第一硅层的第二部分的第二主端子一和第二栅极端子、耦合到第三硅层的主端子二，以及第一硅层和第三硅层中的一个或多个硅区。第一半导体器件部分可以被配置为在主端子二的偏压高于第一主端子一的偏压时路由电流，并且第二半导体器件部分可以被配置为在第二主端子一的偏压高于主端子二的偏压时路由电流。

在一些实施方式中，当前主题涉及一种用于制造半导体器件的方法。该方法可以包括提供第一硅层、第二硅层和第三硅层；将第一硅耦合到第二硅层，并将第二硅层耦合到第三硅层；在第一硅层和第二硅层的至少一部分中形成沟槽；在至少第二硅层中形成隔离区，其中，隔离区被配置为从沟槽延伸到第三硅层；将第一主端子一和第一栅极端子耦合到第一硅层的第一部分，将第二主端子一和第二栅极端子耦合到第一硅层的第二部分，并将主端子二耦合到第三硅层；以及在第一硅层和第三硅层的第一部分和第二部分中形成一个或多个区。

本文所述主题的一个或多个变体的细节在附图和以下描述中被阐述。本文所述主题的其他特征和优点将从描述和附图以及权利要求中显而易见。

附图说明

并入本说明书中并构成其一部分的附图显示了本文公开的主题的某些方面，并与描述一起帮助解释了与公开的实施方式相关联的一些原理。在附图中，

图1示出了示例性半导体器件；

图2示出了示例性半导体器件；

图3示出了根据当前主题的一些实施方式的示例性半导体器件；以及

图4示出了根据当前主题的一些实施方式的示例性过程。

附图不一定按比例绘制。附图仅仅是表示，并不旨在描绘本公开的具体参数。附图旨在描绘当前主题的示例性实施方式，并且因此不应被认为是对范围的限制。在附图中，相同的编号代表相同的元件。

此外，为了图示清楚，某些图中的某些元素可以被省略，和/或不按比例示出。为了图示清楚，横截面视图可以采用“切片”和/或“近视”横截面视图的形式，省略了“真实”横截面图中可见的某些背景线。此外，为了清楚起见，某些附图中可能省略了一些附图标记。

具体实施方式

现在将在下文中参考附图更全面地描述根据本公开的各种方法，其中示出了系统和方法的实施方式。器件、一个或多个系统、一个或多个组件等可以以许多不同的形式被体现，并且不应被解释为局限于本文所阐述的示例实施方式。相反，提供这些示例实施方式是为了使本公开彻底和完整，并且将向本领域技术人员充分传达当前主题的范围。

为了解决当前可用技术方案的这些缺陷和潜在的其他缺陷，当前主题的一个或多个实施方式涉及方法、系统、制造物品等，除其他可能的优点外，其可以提供固态电流控制器件，特别是晶闸管器件，并且更特别地是具有高换向能力的交流三极管(TRIAC)器件。

电流控制器件，例如，诸如晶闸管，是指具有四层交替的p型和n型材料的固态半导体器件。在一些情况下，晶闸管用于高功率应用双稳态开关，其被配置为当晶闸管的栅极接收到电流触发时传导电流，并继续传导，直到跨器件的电压被反向偏置为止，或者直到不再施加电压为止。晶闸管通常有双引线和三引线配置。在双引线配置中，当阳极端子和阴极端子之间的电位差足够大(即，等于击穿电压)时，电流被传导。在三引线配置中，晶闸管的栅极端子上的小电流控制阳极和阴极之间的电流(较大的电流)。

TRIAC是一种晶闸管。不同于另一种晶闸管——硅控制整流器(SCR)，TRIAC允许电流在两个方向上流动(例如，阳极到阴极和阴极到阳极)。TRIAC可以通过向TRIAC的栅极端子施加正电压或负电压来触发，并且可以继续传导电流，即使栅极端子上的电流不再存在，直到主电流降到保持电流以下为止。

图1示出了示例性半导体器件100。半导体器件100可以是TRIAC器件，并且可以包括p型层102、n型层104和p型层106。层102可以被配置为包括第一n型区103和第二n型区105。类似地，层106可以被配置为包括第三n型区107。器件100还包括第一主端子(MT1)或阳极1(此处可互换使用)108、栅极端子110和第二主端子(MT2)或阳极2(此处可互换使用)112。第一主端子(MT1)108被耦合到层102的一部分和第二n型区105的一部分。栅极端子110被耦合到层102的另一部分和第一n型区103的一部分。第二主端子(MT2)112被耦合到层106的一部分以及第三n型区107的一部分。

器件100使用相对于MT1 108端子的跨栅极110和MT2 112端子的触发电压的四个组合或象限中的一个进行操作。在第一组合中，栅极110和MT2 112相对于MT1 108为正；在第二组合中，栅极110相对于MT1 108为负并且MT2112相对于MT1 108为正；在第三组合中，栅极110和MT2 112相对于MT1 108为负；以及在第四组合中，栅极110相对于MT1 108为正并且MT2相对于MT1108为负。

在第一组合和第二组合中，由于MT2 112为正，所以电流通过p型层106、n型层104、p型层102和n型区105从MT2 112流向MT1 108。不涉及在p型层106中并附接到MT2 112的n型区107。

在第三组合和第四组合中，由于MT2 112为负，所以电流通过p型层102、n型区103、n型层104和p型层106从MT1 108流向MT2 112。在p型层106中并附接到MT2 112的n型区107是激活的。在p型层102中并附接到MT1108的n型区105仅参与初始触发，而不参与主电流。

应当注意，对于TRIAC的大多数实施方式，第一组合和第三组合是典型的操作模式，因为栅极电流来自MT2 112(栅极110和MT2 112相对于MT1 108为正或负)。其他TRIAC实施方式包括来自外部电路(例如，集成电路、数字驱动电路等)的单极性触发，并且因此涉及第二实施方式和第三实施方式，即，MT1108被连接到正电压，并且栅极110被连接到地。

图2示出了示例性TRIAC半导体器件200。器件200包括p型层202、n型层204和p型层206。p型层202可以包括多个n型区，例如，诸如第一n型区201、第二n型区203、第三n型区205和第四n型区207。类似地，层206还可以包括多个n型区，例如，诸如第五n型区209、第六n型区211和第七n型区213。

器件200还包括第一主端子(MT1)或阳极1(此处可互换使用)208、栅极端子210和第二主端子(MT2)或阳极2(此处可互换使用)212。MT1 208被耦合到p型层202的一部分以及跨几个n型区，特别是n型区201、n型区203和n型区205。如图2所示，MT1 208被耦合到n型区205的一部分，而n型区201和203被完全耦合到MT1 208。

栅极端子210被耦合到p型层202的另一部分以及n型区207的一部分。MT2 212被耦合到p型层206以及n型区，并且特别是n型区209、n型区211和n型区213。相应层202和206中的每个中的n型区的位置和数量可以取决于器件200的特定应用和/或预期性能特性。

与图1中所示的器件100类似，器件200使用四个组合中的一个来操作，以触发关于MT1 208的跨栅极210和MT2 112的电压。组合如下：栅极210和MT2 122为正；栅极210为负，并且MT2 122为正；栅极210和MT2 122为负；以及栅极210为正，并且MT2为负。

在前两个组合中，由于MT2 212为正，因此电流通过p型层206、n型层204、p型层202以及n型区201-205中的一个或多个从MT2 212流向MT1 208。可能不涉及在层206中并附接到MT2 212的n型区209-213中的一个或多个。在最后两个组合中，MT2 112是负的，并且电流通过p型层202、n型区207、n型层204和p型层206从MT1 208流向MT2 212。在p型层206中并附接到MT2 212的n型区209-213中的一个或多个变为激活。在p型层202中并附接到MT1 208的n型区201-207中的一个或多个可以在初始阶段被涉及，但不在主电流中。然而，TRIAC器件200被设计为仅提供用于在TRIAC的所有操作组合或象限中触发电流的单个栅极控制。TRIAC器件200不提供换向能力。

图3示出了根据当前主题的一些实施方式的示例性半导体器件300。器件300可以是TRIAC器件和/或任何其他类型的晶闸管。

器件300可以被配置为包括第一p型层302a、第二p型层302b、n型层304(例如，N-层)和p型层306。p型层302(a，b)可以包括多个n型区。第一n型区301、第二n型区303、第三n型区305和第四n型区307a可以被设置在第一p型层302a内。第五n型区307b可以被设置在第二p型层302b内。层306可以被配置为包括多个n型区，例如，诸如第六n型区309、第七n型区311、第八n型区313和第九n型区315。作为非限制性示例，区301-305和309-315可以是N+型区。

器件300还可以包括第一主端子(MT1)308a、栅极端子310a、另一栅极端子310b、另一第一主端子(MT1)308b和第二主端子(MT2)312。MT1 308a可以被配置为耦合到p型层302a的一个或多个部分以及跨n型区301、n型区303和n型区305。在一些示例性实施方式中，MT1308a可以被耦合到n型区301的一部分，而n型区303和305被完全耦合到MT1 308a。另一个MT1 308b可以被配置为耦合到p型层302b的一部分，而不耦合到可以被设置在p型层302b内的任何n型区。

栅极端子310a可以被耦合到n型区307a的至少一部分，n型区307a可以被设置在p型层302a内。类似地，栅极端子310b可以被耦合到n型区307b的至少一部分，n型区307b可以被设置在p型层302b内。

端子MT2 312可以被配置为耦合到p型层306以及n型区309、311、313和315。如图3所示，MT2 312可以被配置为跨整个p型层306以及n型区309-315。

器件300还可以包括沟槽316和隔离区314。隔离区可以被配置为设置在沟槽316下方。沟槽316可以被配置为在栅极端子310a和310b之间提供分隔，并在p型层302a和302b以及n型层304的上部之间产生裂口。如图3所示，沟槽316可以被配置为具有可以大于p型层302a和302b的厚度的深度，并且可以进一步被配置为延伸到n型层304的至少一部分中。沟槽316可以具有任何期望的形状、深度、形式、大小和/或任何其他尺寸。

隔离区314可以被配置为在沟槽316的底面和p型层306之间延伸。隔离区314可以是n型和/或p型区和/或任何其他类型的区。在一些实施方式中，隔离区314可以被配置为与层306分离。可替选地或附加地，隔离区314可以被配置为与层306形成一体结构，并且可以被配置为从层306朝向沟槽316延伸。隔离区314可以具有任何期望的形状、深度、形式、大小和/或任何其他尺寸。

隔离区314和沟槽316可以被配置为将器件300分离成两个单独部分318a和318b。部分318a可以被配置为包括p型层302a、n型层304的一部分(例如，如图3所示的层304的左侧部分)、p型层306的一部分以及设置在层302a内的n型区301、303、305和307a。被设置在p型层306内的n型区未被配置为位于部分318a内。此外，端子MT1 308a和栅极310a也可以被设置在部分318a中。

部分318b可以被配置为包括p型层302b、n型层304的另一部分(例如，如图3所示的n型层304的右侧部分)、p型层306的一部分以及设置在层302b内的n型区307b和n型区309、311、313和315。端子MT1 308b和栅极310b也可以被设置在部分318b中。n型区309-315可以直接被设置在端子MT1 308b和栅极310b的下方。

在一些实施方式中，使用沟槽316和隔离区314将器件300分离成两个部分318a和318b可以被配置为增加器件300的换向能力。特别地，部分318a可以被配置为当端子MT2312的偏压高于端子MT1 308a的偏压时操作。此外，部分318b可以被配置为当端子MT1 308b的偏压高于端子MT2 312的偏压时操作。沟槽316和隔离区314可以被配置为防止载流子在部分318(a，b)之间迁移，从而增加器件300的换向能力。如可以理解的，相应层302和306中的每个中的n型区的位置和数量可以取决于器件300的特定应用和/或预期性能特性。

图4示出了根据当前主题的一些实施方式的用于制造半导体器件的示例性过程400。过程400可以被用于制造图3所示的器件300。在一些示例性、非限制性实施方式中，过程400可以被用于制造晶闸管，例如，诸如TRIAC半导体器件。

在402处，可以提供第一硅层(例如，一个或多个p型层302)、第二硅层(例如，n型层304)和第三硅层(例如，p型层306)。如上所述，第一硅层、第二硅层和第三硅层可以是p型层、n型层和/或任何其他类型的层。第一硅层最初可以作为一体层被提供，然后可以使用如本文所述的沟槽将其分成一个或多个部分302a和302b，如图3中所示。可替选地或附加地，可以提供两个单独的硅层302a和302b，用于耦合到第二硅层，例如硅层304。

在404处，第一硅层可以被耦合到第二硅层，并且第二硅层可以被耦合到第三硅层。硅层的耦合可以使用任何已知的技术来实现。如图3所示，层302a和302b可以被耦合到层304，并且层304可以被耦合到层306。

在406处，可以在第一硅层和第二硅层的至少一部分中形成沟槽。例如，沟槽316可被用于分离第一硅层的部分302a和302b。沟槽316的深度可以大于第一硅层的厚度，从而在半导体器件300的顶部提供任何端子的隔离(并且因此提供操作期间的电流路由的隔离)。沟槽316还可以被配置为延伸到第二硅层304中。沟槽316可以具有任何期望的宽度、形式、形状、大小和/或任何其他尺寸。

在408处，可以在至少第二硅层中形成隔离区。隔离区可以被配置为从沟槽延伸到第三硅层。如图3所示，隔离区314可以被配置为从沟槽316的底部边缘延伸到第三层306。在一些示例性的、非限制性的实施方式中，隔离区314可以被配置为p掺杂的。可以理解，可以使用任何其他类型的掺杂(和/或不掺杂)。隔离区314可以具有任何期望的宽度、形式、形状、大小和/或任何其他尺寸。如上所述，隔离区314与沟槽316一起可以被配置为提供端子(例如，MT1端子308(a，b)和栅极端子310(a，c))之间的隔离，并且因此，电流可以如何在上述操作组合/象限中的一个或多个中被路由。

如图3所示，沟槽316和隔离区314可以被配置为将层302和304分隔开，并且因此，将半导体器件300分成两个单独的部分——第一部分318a和第二部分318b。每个部分318可以被耦合到它自己的一组MT1和栅极端子308、310，并且两者都可以被耦合到单个MT2端子312。如图3所示，部分318a可以被耦合到MT1端子308a和栅极端子310a，并且部分318b可以被耦合到MT1端子308b和栅极端子310b。

在410处，第一主端子一(例如，MT1端子308a)和第一栅极端子(例如，栅极端子310a)可以被耦合到第一硅层的第一部分(例如，部分302a)。类似地，第二主端子一(例如，MT1端子308b)和第二栅极端子(例如，栅极端子310b)可以被耦合到第一硅层的第二部分(例如，部分302b)。另外，主端子二(例如，MT2端子312)可以被耦合到第三硅层306。

在412和414处，可以分别在第一硅层和第三硅层中形成一个或多个区(例如，n型区)。例如，如图3所示，n型区301-305可以形成在第一硅层的第一部分302a中，并耦合到MT1端子308a。另一n型区307a可以形成在第一硅层的第一部分302a中，并耦合到栅极端子310a。又一个n型区可以形成在第一硅层的第二部分302b中，并耦合到栅极端子310b。在第一硅层的第二部分302b中不再形成n型区。

此外，如图3所示，n型区309-315可以形成在第三硅层306中。区309-315可以形成在器件300的第二部分318b中，但不形成在第一部分318a中。在一些示例性的、非限制性实施方式中，区309-315可以形成在端子310b和308b下方。

如上所述，通过使用沟槽316和隔离区实现的器件300的单独部分的使用防止了电荷载流子从一侧到另一侧的迁移，从而提高了器件300的换向性。这种换向性使得器件300能够实现单独的操作模式，例如，当端子MT2 312的偏压高于端子MT1 308a的偏压时，部分318a可以操作，而当端子MT1 308的偏压高于端子MT2 312的偏压时，部分318b可以操作。

可以使用分立电路、专用集成电路(ASIC)、逻辑门和/或单芯片架构的任何组合来实施上述器件的组件和特征。此外，在适当的情况下，可以使用微控制器、可编程逻辑阵列和/或微处理器或前述的任何组合来实施器件的特征。需要注意的是，硬件、固件和/或软件元件在本文中可以被统称或单独称为“逻辑”或“电路”。

可以理解，上述框图中所示的示例性器件可以代表许多潜在实施方式的一个功能描述示例。因此，附图中描绘的块功能的划分、省略或包括并不推断用于实施这些功能的硬件组件、电路、软件和/或元件必然会被划分、省略或者包括在实施例中。

一些实施例可以使用“一个实施例”或“实施例”及其派生词来描述。这些术语意味着结合实施例描述的特定特征、结构或特性被包括在至少一个实施例中。说明书中不同地方出现的短语“在一个实施例中”(或其派生词)不一定都指同一实施例。此外，除非另有说明，否则上述特征被认为可以以任何组合一起使用。因此，单独讨论的任何特征可以彼此结合使用，除非指出这些特征彼此不兼容。

需要强调的是，提供本公开的摘要是为了让读者快速确定技术公开的性质。提交它是基于这样的理解，即它不会被用于解释或限制权利要求的范围或含义。此外，在前面的详细描述中，可以看出，出于简化本公开的目的，各种特征被分组在单个实施例中。这种公开方法不应被解释为反映所要求保护的实施例需要比每个权利要求中明确记载的更多特征的意图。相反，如以下权利要求所反映的，发明的主题在于少于单个公开实施例的所有特征。因此，以下权利要求在此被并入详细描述中，其中每个权利要求作为单独的实施例独立存在。在所附权利要求中，术语“包括”和“其中”分别被用作相应术语“包含”和“其中”的简明英语等价物。此外，术语“第一”、“第二”、“第三”等仅被用作标签，并不旨在对其对象施加数字要求。此外，本文中使用的“包括”、“包含”或“具有”及其变体是指涵盖其后列出的项目及其等同物以及附加项目。因此，术语“包括”、“包含”或“具有”及其变体是开放式表达，并且在本文中可以互换使用。

为方便和清楚起见，本文可以使用诸如“顶部”、“底部”、“上部”、“下部”、“垂直”、“水平”、“横向”、“径向”、“内部”、“外部”、“左”和“右”的术语来描述特征件和组件的相对位置和方向，每个相对于本文提供的透视图、分解透视图和横截面图中出现的其他特征见和组件的几何形状和方向。所述术语不旨在是限制性的，并且包括具体提及的词语、其中的派生词以及具有类似含义的词语。

以上所述内容包括所公开架构的示例。当然，不可能描述组件和/或方法的每一种可想象的组合，但是本领域普通技术人员可以认识到，许多进一步的组合和排列是可能的。因此，新颖的架构旨在包含落入所附权利要求的精神和范围内的所有这种变更、修改和改变。

出于说明和描述的目的，给出了示例实施例的前述描述。其并不旨在穷举或将本公开限制于所公开的精确形式。根据本公开，许多修改和改变是可能的。其旨在本公开的范围不受该详细描述的限制，而是受所附权利要求的限制。要求本申请优先权的未来提交的申请可以以不同的方式要求所公开的主题，并且通常可以包括本文所公开或以其他方式展示的一个或多个限制的任何集合。

所有方向参考(例如，近端、远端、上部、下部、向上、向下、左、右、横向、纵向、前、后、顶部、底部、上方、下方、垂直、水平、径向、轴向、顺时针和逆时针)仅用于识别目的，以帮助读者理解本公开内容，而不产生限制，特别是关于本公开的位置、方向或使用。除非另有说明，否则连接参考(例如，附接、耦合、连接和接合)应被广义地解释，并且可以包括元件集合之间的中间构件和元件之间的相对运动。因此，连接参考不一定推断两个元件直接连接并且彼此成固定关系。

此外，标识参考(例如，主要、次要、第一、第二、第三、第四等)并不旨在暗示重要性或优先级，而是用于区分一个特征和另一个特征。附图仅用于说明目的，并且附图中反映的尺寸、位置、顺序和相对大小可能有所不同。

本公开的范围不受本文描述的具体实施方式的限制。事实上，除了本文所描述的那些之外，本公开的其他各种实施方式和修改对于本领域普通技术人员来说将从前述描述和附图中显而易见。因此，这样的其他实施方式和修改旨在落入本公开的范围内。此外，本文已经在特定环境中针对特定目的的特定实施方式的上下文中描述了本公开。本领域普通技术人员将认识到，有用性不限于此，并且本公开可以在任何数量的环境中为任何数量的目的而有益地实施。因此，下面阐述的权利要求将根据本文描述的本公开的全部广度和精神来解释。

Claims

1.一种装置，包括：

第一硅层、第二硅层和第三硅层，所述第一硅层被耦合到所述第二硅层，并且所述第二硅层被耦合到所述第三硅层；

沟槽，其形成在所述第一硅层中和所述第二硅层的至少一部分中；

隔离区，其形成在至少所述第二硅层中，其中，所述隔离区被配置为从所述沟槽延伸到所述第三硅层；

第一主端子一和第一栅极端子，所述第一主端子一和所述第一栅极端子耦合到所述第一硅层的第一部分；

第二主端子一和第二栅极端子，所述第二主端子一和所述第二栅极端子耦合到所述第一硅层的第二部分；

主端子二，其耦合到所述第三硅层；以及

一个或多个硅区，其在所述第一硅层和所述第三硅层中。

2.根据权利要求1所述的装置，其中，所述第一硅层、所述第二硅层和所述第三硅层中的至少一个是以下的至少一个：n型层、p型层及其任何组合。

3.根据权利要求2所述的装置，其中，所述第一硅层和所述第三硅层是p型层，并且所述第二硅层是n型层。

4.根据权利要求3所述的装置，其中，所述第一硅层和所述第三硅层是P+层。

5.根据权利要求4所述的装置，其中，所述第二硅层是N-层。

6.根据权利要求5所述的装置，其中，所述一个或多个硅区是n型区。

7.根据权利要求1所述的装置，其中，所述隔离区是p掺杂区。

8.根据权利要求1所述的装置，其中，所述沟槽被配置为将所述第一硅层分离为所述第一硅层的所述第一部分和所述第一硅层的所述第二部分。

9.根据权利要求8所述的装置，其中，所述沟槽和所述隔离区被配置为将所述装置分离成第一装置部分和第二装置部分。

10.根据权利要求9所述的装置，其中，所述第一主端子一和所述第一栅极端子各自被耦合到所述一个或多个区中的至少一个区。

11.根据权利要求10所述的装置，其中，所述第二栅极端子被耦合到所述一个或多个区中的至少另一个区，并且所述第二主端子一不被耦合到所述一个或多个区。

12.根据权利要求11所述的装置，其中，所述主端子二被耦合到所述一个或多个区中的至少又一个区，所述至少又一个区位于所述第二装置部分中的所述第三硅层中。

13.根据权利要求8所述的装置，其中，所述沟槽的深度被配置为大于所述第一硅层的厚度。

14.根据权利要求8所述的装置，其中，所述沟槽和所述隔离区被配置为防止一个或多个电荷载流子在第一装置部分和第二装置部分之间迁移。

15.根据权利要求11所述的装置，其中，所述第一装置部分被配置为在主端子二的偏压高于所述第一主端子一的偏压时路由电流。

16.根据权利要求15所述的装置，其中，所述第二装置部分被配置为在所述第二主端子一的偏压高于所述主端子二的偏压时路由电流。

17.根据权利要求1所述的装置，其中，所述装置是半导体器件。

18.根据权利要求17所述的装置，其中，所述半导体器件是晶闸管。

19.根据权利要求18所述的装置，其中，所述半导体器件是TRIAC半导体器件。

20.一种半导体器件，包括：

隔离区，其形成在至少所述第二硅层中，其中，所述隔离区被配置为从所述沟槽延伸到所述第三硅层，其中，所述沟槽和所述隔离区被配置为将所述半导体器件分离成第一半导体器件部分和第二半导体器件部分；

第二主端子一和第二栅极端子，所述第一主端子一和所述第一栅极端子耦合到所述第一硅层的第二部分；

主端子二，其耦合到所述第三硅层；以及

一个或多个硅区，其在所述第一硅层和所述第三硅层中；

其中，所述第一半导体器件部分被配置为在所述主端子二的偏压高于所述第一主端子一的偏压时路由电流，并且所述第二半导体器件部分被配置为在所述第二主端子一的偏压高于所述主端子二的偏压时路由电流。

21.一种方法，包括：

提供第一硅层、第二硅层和第三硅层；

将所述第一硅层耦合到所述第二硅层，并将所述第二硅层耦合到所述第三硅层；

在所述第一硅层和所述第二硅层的至少一部分中形成沟槽；

在至少所述第二硅层中形成隔离区，其中，所述隔离区被配置为从所述沟槽延伸到所述第三硅层；

将第一主端子一和第一栅极端子耦合到所述第一硅层的第一部分，将第二主端子一和第二栅极端子耦合到所述第一硅层的第二部分，并将主端子二耦合到所述第三硅层；以及

在所述第一硅层和所述第三硅层的所述第一部分和所述第二部分中形成一个或多个区。