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CN115088080A - 半导体装置 - Google Patents

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CN115088080A
CN115088080A CN201980102660.1A CN201980102660A CN115088080A CN 115088080 A CN115088080 A CN 115088080A CN 201980102660 A CN201980102660 A CN 201980102660A CN 115088080 A CN115088080 A CN 115088080A
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peripheral side
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斋藤顺
片冈惠太
山下侑佑
渡边行彦
朽木克博
阴泳信
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Denso Corp
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Abstract

一种半导体装置，外周区域具有p型的多个表面耐压区域和配置在比上述多个表面耐压区域靠下侧的p型的多个深部耐压区域。将内周侧表面耐压区域与外周侧表面耐压区域之间的间隔的宽度设为Ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的表面间隔区域的n型杂质浓度设为Ns(m－3)，将位于上述表面耐压区域与上述深部耐压区域之间的深度范围内的漂移区域的n型杂质浓度设为Nv(m－3)，将上述内周侧表面耐压区域与特定深部耐压区域之间的间隔的宽度设为W v1(m)，将上述外周侧表面耐压区域与特定深部耐压区域之间的间隔的宽度设为Wv2(m)时，满足Nv(Wv1+Wv2)2＜Ns·Ws2的关系。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在日本特开2019－140138号公报中公开了具有多个保护环的半导体装置。该半导体装置中，在半导体基板的外周区域设有多个保护环。并且，半导体基板的外周区域被保护膜覆盖。通常，对于保护膜使用氧化物膜。多个保护环与保护膜相接。多个保护环以从内周侧(距元件区域较近侧)朝向外周侧(距半导体基板的外周端面较近侧)相互之间设有间隔的状态被配置。在半导体装置截止的状态下，耗尽层向外周区域内的漂移区域扩展。在耗尽层向外周区域内的漂移区域扩展了的状态下，外周区域内的电场集中通过多个保护环而得到缓和。从而，能够使半导体装置的耐压提高。以下，将如保护环那样设置在外周区域内的p型区域称为耐压区域。
发明内容
发明概要
发明要解决的技术问题
若耐压区域彼此之间的间隔宽，则在该间隔中漂移区域被耗尽化时，在该间隔中产生高电场。若在耐压区域彼此之间的间隔中产生高电场，则被该电场加速了的热载流子(hot carrier)被注入到覆盖外周耐压区域的氧化物膜。结果，外周区域内的电场分布紊乱，半导体装置的耐压下降。通过使耐压区域彼此之间的间隔变窄，能够降低在该间隔中产生的电场。但是，由于加工精度的问题，使耐压区域彼此之间的间隔变窄是存在限度的。因而，本说明书提出能够通过耐压区域有效地提高半导体装置的耐压的技术。
用于解决技术问题的手段
本说明书公开的半导体装置具有半导体基板、与上述半导体基板的上表面相接的上部电极、与上述半导体基板的下表面相接的下部电极、以及与上述半导体基板的上述上表面相接的氧化物膜。上述半导体基板具有元件区域及外周区域，在上述元件区域中上述上部电极与上述半导体基板的上述上表面相接，在上述外周区域中上述氧化物膜与上述半导体基板的上述上表面相接。上述外周区域位于上述元件区域与上述半导体基板的外周端面之间。上述元件区域具有连接在上述上部电极与上述下部电极之间的半导体元件。上述外周区域具有p型的多个表面耐压区域、p型的多个深部耐压区域和n型的漂移区域。上述多个表面耐压区域与上述氧化物膜相接。上述多个表面耐压区域从内周侧朝向外周侧隔开间隔地配置。上述多个深部耐压区域配置在比上述多个表面耐压区域靠下侧。上述多个深部耐压区域从内周侧朝向外周侧隔开间隔地配置。上述漂移区域将上述多个表面耐压区域从上述多个深部耐压区域分离，将上述表面耐压区域彼此分离，将上述深部耐压区域彼此分离。将位于上述表面耐压区域彼此之间的间隔中的上述漂移区域设为表面间隔区域，将位于上述深部耐压区域彼此之间的间隔中的上述漂移区域设为深部间隔区域时，上述深部耐压区域位于上述表面间隔区域的正下方，上述深部间隔区域位于上述表面耐压区域的正下方。各个深部耐压区域从在内周侧与自身相邻的上述表面耐压区域的正下方的位置延伸到在外周侧与自身相邻的上述表面耐压区域的正下方的位置。将上述多个深部耐压区域中的1个设为特定深部耐压区域，将在内周侧与上述特定深部耐压区域相邻的上述表面耐压区域设为内周侧表面耐压区域，将在外周侧与上述特定深部耐压区域相邻的上述表面耐压区域设为外周侧表面耐压区域，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的间隔的宽度设为Ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的上述表面间隔区域的n型杂质浓度设为Ns(m－3)，将位于上述多个表面耐压区域与上述多个深部耐压区域之间的深度范围内的漂移区域的n型杂质浓度设为Nv(m－3)，将上述内周侧表面耐压区域与上述特定深部耐压区域之间的间隔的宽度设为Wv1(m)，将上述外周侧表面耐压区域与上述特定深部耐压区域之间的间隔的宽度设为Wv2(m)时，满足Nv(Wv1+Wv2)2＜Ns·Ws2···(数学式1)的关系。
另外，本说明书中，“内周侧”是指靠近元件区域的方向，“外周侧”是指靠近半导体基板的外周端面的方向。并且，本说明书中，“在内周侧相邻”是指相对于对象区域而言位于内周侧并且最靠近对象区域的区域。例如，“在内周侧与特定深部耐压区域相邻的表面耐压区域”是指相对于特定深部耐压区域而言位于内周侧的1个或多个表面耐压区域中的最靠近特定深部耐压区域的表面耐压区域。并且，本说明书中，“在外周侧相邻”是指相对于对象区域而言位于外周侧并且最靠近对象区域的区域。例如，“在外周侧与特定深部耐压区域相邻的表面耐压区域”是指相对于特定深部耐压区域而言位于外周侧的1个或多个表面耐压区域中的最靠近特定深部耐压区域的表面耐压区域。
该半导体装置中，在耗尽层从元件区域扩展到外周区域内的漂移区域内时，耗尽层经由表面耐压区域和深部耐压区域进展。在耗尽层到达内周侧表面耐压区域时，耗尽层从内周侧表面耐压区域扩展到其周围。若满足上述数学式1的关系，则从内周侧表面耐压区域扩展的耗尽层在直接到达外周侧表面耐压区域之前，从内周侧表面耐压区域扩展的耗尽层经由特定深部耐压区域而到达外周侧表面耐压区域。因此，特定深部耐压区域的电位比内周侧表面耐压区域的电位高，比外周侧表面耐压区域的电位低。若电位这样分布，则在内周侧表面耐压区域与外周侧表面耐压区域之间的表面间隔区域(即，氧化物膜附近的漂移区域)中电场被分散。从而，根据该半导体装置，能够抑制热载流子向氧化物膜的注入。
附图说明
图1是半导体装置的俯视图。
图2是图1的II－II线的剖视图。
图3是外周区域的放大剖视图。
图4是外周区域的放大剖视图。
图5是比较例的半导体装置的外周区域的放大剖视图。
图6是表示表面间隔区域内的电场分布的图。
具体实施方式
关于本说明书公开的成膜方法的附加特征，在以下列出。另外，以下所列出的各特征是各自独立而有用的。
在本说明书公开的一例的半导体装置中，可以是，宽度Wv1比宽度Ws小，宽度Wv2比宽度Ws小。
根据该结构，能够在将内周侧表面耐压区域与外周侧表面耐压区域的间隔的宽度Ws确保得较宽的同时，得到上述数学式1的关系。由于内周侧表面耐压区域与外周侧表面耐压区域的间隔(宽度Ws的间隔)是横向(沿着半导体基板的上表面的方向)的间隔，因此由于加工精度的问题，将宽度Ws变窄是有限度的。另一方面，由于特定深部耐压区域与内周侧表面耐压区域之间的间隔(宽度Wv1的间隔)以及特定深部耐压区域与外周侧表面耐压区域之间的间隔(宽度Wv2的间隔)是纵向(半导体基板的厚度方向)的间隔，因此通过外延膜的厚度的控制、离子注入深度控制而将宽度Wv1、Wv2变窄是比较容易的。从而，根据该结构，能够比较容易地得到上述数学式1的关系。
在本说明书公开的一例的半导体装置中，可以是，上述各深部间隔区域的n型杂质浓度比上述各表面间隔区域的n型杂质浓度高。
根据该结构，深部间隔区域中容易产生高电场，表面间隔区域中难以产生高电场。因此，表面间隔区域中难以产生热载流子，抑制了热载流子向氧化物膜的注入。
在本说明书公开的一例的半导体装置中，可以是，设上述各深部耐压区域之间的间隔的宽度为Wd(m)，设上述各深部间隔区域的n型杂质浓度为Nd(m－3)时，满足Nd·Wd2＞Ns·Ws2的关系。
根据该结构，深部间隔区域中容易产生高电场，表面间隔区域中难以产生高电场。因此，表面间隔区域中难以产生热载流子，抑制了热载流子向氧化物膜的注入。
(实施例1)
图1、图2示出了实施例1的半导体装置10。如图1、图2所示，半导体装置10具有半导体基板12。如图2所示，在半导体基板12的上表面12a设有上部电极14和氧化物膜16。氧化物膜16是由氧化硅构成的绝缘性的保护膜。另外，在图1中省略了上部电极14和氧化物膜16的图示。半导体基板12具有元件区域20和外周区域22。元件区域20是上部电极14与半导体基板12的上表面12a相接的区域。外周区域22是氧化物膜16与半导体基板12的上表面12a相接的区域。如图1所示，元件区域20设置在半导体基板12的中央部。外周区域22设置在元件区域20与半导体基板12的外周端面12c之间。外周区域22将元件区域20包围。在半导体基板12的下表面12b设有下部电极18。下部电极18与下表面12b的大致整个区域相接。
在元件区域20，形成有MOSFET(metal oxide semiconductor field effecttransistor)。如图2所示，MOSFET具有栅极电极30、源极区域32、体(body)区域34、漂移区域36以及漏极区域38。在元件区域20内的上表面12a设有沟槽，在各沟槽内配置有栅极电极30。栅极电极30通过栅极绝缘膜而与半导体基板12绝缘。源极区域32是n型区域，与上部电极14和栅极绝缘膜相接。体区域34是p型区域，与上部电极14相接。并且，体区域34在源极区域32的下侧与栅极绝缘膜相接。体区域34在包含半导体基板12的上表面12a的范围具有向外周侧突出的表面突出部34a。表面突出部34a配置在外周区域22内。并且，体区域34在比表面突出部34a靠下侧具有向外周侧突出的深部突出部34b。深部突出部34b配置在外周区域22内。深部突出部34b的突出量比表面突出部34a的突出量少。漂移区域36是低浓度的n型区域，配置在体区域34的下侧。漂移区域36在体区域34的下侧与栅极绝缘膜相接。漏极区域38是高浓度的n型区域，配置在漂移区域36的下侧。漏极区域38与下部电极18相接。
漂移区域36和漏极区域38从元件区域20分布到外周区域22。漂移区域36和漏极区域38在半导体基板12的外周端面12c露出。
在外周区域22，设有多个表面保护环40a～40d和多个深部保护环42a～42d。
多个表面保护环40a～40d是p型区域，配置于在半导体基板12的上表面12a露出的范围。各表面保护环40a～40d与氧化物膜16相接。如图1所示，多个表面保护环40a～40d以将元件区域20多重地包围的方式以环状延伸。如图2所示，多个表面保护环40a～40d从内周侧朝向外周侧隔开间隔地配置。在表面保护环40a～40d之间的间隔中分布有漂移区域36，在这些间隔中漂移区域36在半导体基板12的上表面12a露出。表面保护环40a～40d通过漂移区域36而被相互分离。
在最内周侧的表面保护环40a与体区域34的表面突出部34a之间设有间隔。在该间隔中分布有漂移区域36，在该间隔中漂移区域36在半导体基板12的上表面12a露出。表面保护环40a～40d通过漂移区域36而被从体区域34分离。以下，将位于表面保护环40a与表面突出部34a之间的间隔处的一部分漂移区域36称为表面间隔区域50a。并且，以下将位于表面保护环40a与表面保护环40b之间的间隔、表面保护环40b与表面保护环40c之间的间隔以及表面保护环40c与表面保护环40d之间的间隔处的一部分漂移区域36分别称为表面间隔区域50b、50c、50d。
多个深部保护环42a～42d是p型区域，配置在比表面保护环40a～40d靠下侧(更深的位置)。即，深部保护环42a～42d配置在比表面保护环40a～40d的下端靠下侧。深部保护环42a～42d设置在与体区域34的深部突出部34b大致相同的深度。在表面保护环40a～40d的下端与深部保护环42a～42d的上端的之间的范围，分布有漂移区域36。以下，将位于表面保护环40a～40d的下端与深部保护环42a～42d的上端之间的漂移区域36称为中间区域54。多个深部保护环42a～42d通过漂移区域36(中间区域54)而被从多个表面保护环40a～40d分离。多个深部保护环42a～42d从内周侧朝向外周侧隔开间隔地配置。深部保护环42a～42d配置在表面间隔区域50a～50d的正下方。即，在从上方俯视半导体基板12时，深部保护环42a配置在与表面间隔区域50a重合的位置，深部保护环42b配置在与表面间隔区域50b重合的位置，深部保护环42c配置在与表面间隔区域50c重合的位置，深部保护环42d配置在与表面间隔区域50d重合的位置。多个深部保护环42a～42d如图1所示，沿着以环状延伸的表面间隔区域50a～50d，以将元件区域20多重地包围的方式以环状延伸。
如图2所示，在最内周侧的深部保护环42a与体区域34的深部突出部34b之间设有间隔。在该间隔中分布有漂移区域36。深部保护环42a～42d通过漂移区域36而被从体区域34分离。以下，将位于深部保护环42a与深部突出部34b之间的间隔处的一部分漂移区域36称为深部间隔区域52a。在深部保护环42a～42d之间的间隔中分布有漂移区域36。深部保护环42a～42d通过漂移区域36而被相互分离。以下，将位于深部保护环42a与深部保护环42b之间的间隔、深部保护环42b与深部保护环42c之间的间隔以及深部保护环42c与深部保护环42d之间的间隔处的一部分漂移区域36分别称为深部间隔区域52b、52c、52d。深部间隔区域52a配置在表面突出部34a的正下方。深部间隔区域52b～52d配置在表面保护环40a～40c的正下方。即，在从上方俯视半导体基板12时，深部间隔区域52a配置在与表面突出部34a重合的位置，深部间隔区域52b配置在与表面保护环40a重合的位置，深部间隔区域52c配置在与表面保护环40b重合的位置，深部间隔区域52d配置在与表面保护环40c重合的位置。
以下，有时将体区域34的表面突出部34a和表面保护环40a～40d汇总而称为表面耐压区域。并且，有时将体区域34的深部突出部34b和深部保护环42a～42d汇总而称为深部耐压区域。
并且，以下，有时将对于对象深部保护环(深部保护环42a～42d的任意一个)而言在内周侧邻接的表面耐压区域称为内周侧表面耐压区域、将对于对象深部保护环而言在外周侧邻接的表面耐压区域称为外周侧表面耐压区域。例如，对于深部保护环42a而言，表面突出部34a是内周侧表面耐压区域，表面保护环40a是外周侧表面耐压区域。并且，例如，对于深部保护环42b而言，表面保护环40a是内周侧表面耐压区域，表面保护环40b是外周侧表面耐压区域。
各深部保护环42a～42d从内周侧表面耐压区域的正下方的位置延伸到外周侧表面耐压区域的正下方的位置。例如，深部保护环42a从表面突出部34a的正下方的位置延伸到表面保护环40a的正下方的位置。换言之，深部保护环42a的内周侧的端部位于表面突出部34a的正下方，深部保护环42a的外周侧的端部位于表面保护环40a的正下方。并且，例如，深部保护环42b从表面保护环40a的正下方的位置延伸到表面保护环40b的正下方的位置。换言之，深部保护环42b的内周侧的端部位于表面保护环40a的正下方，深部保护环42b的外周侧的端部位于表面保护环40b的正下方。
在图2中，记号Nv(m－3)表示中间区域54内的n型杂质浓度。并且，记号Ns(m－3)表示比中间区域54靠上侧的漂移区域36内的n型杂质浓度。即，记号Ns表示各表面间隔区域50a～50d内的n型杂质浓度。记号Nd(m－3)表示比中间区域54靠下侧的漂移区域36内的n型杂质浓度。即，记号Nd表示各深部间隔区域52a～52d内的n型杂质浓度。实施例1中，漂移区域36内整体上n型杂质浓度是一定的。即，实施例1中Ns＝Nv＝Nd。
各深部保护环42a～42d配置为满足以下的数学式2的关系。
Nv(Wv1+Wv2)2＜Ns·Ws2···(数学式2)
另外，在数学式2中，记号Wv1(m)是对象深部保护环与内周侧表面耐压区域之间的间隔的宽度。记号Wv2(m)是对象深部保护环与外周侧表面耐压区域之间的间隔的宽度。记号Ws(m)是对象深部保护环的内周侧表面耐压区域与外周侧表面耐压区域之间的间隔的宽度。另外，宽度Wv1、Wv2是半导体基板12的厚度方向上的尺寸，宽度Ws是半导体基板12的横向(从内周侧朝向外周侧的方向)上的尺寸。
例如，在对象深部保护环是深部保护环42a的情况下，宽度Wv1是深部保护环42a与表面突出部34a之间的间隔的宽度(图3的宽度Wva)，宽度Wv2是深部保护环42a与表面保护环40a之间的间隔的宽度(图3的宽度Wvb)，宽度Ws是表面突出部34a与表面保护环40a之间的间隔的宽度(图3的宽度Wsa)。并且，例如，在对象深部保护环是深部保护环42b的情况下，宽度Wv1是深部保护环42b与表面保护环40a之间的间隔的宽度(图3的宽度Wvc)，宽度Wv2是深部保护环42b与表面保护环40b之间的间隔的宽度(图3的宽度Wvd)，宽度Ws是表面保护环40a与表面保护环40b之间的间隔的宽度(图3的宽度Wsb)。
如上所述，实施例1中，漂移区域36整体上n型杂质浓度是一定的，Nv＝Ns。并且，在实施例1中，宽度Wv1和宽度Wv2与中间区域54的厚度Wv相等。从而，在实施例1中，数学式2与以下的数学式3相等。
2Wv＜Ws···(数学式3)
深部保护环42a～42d分别配置为满足数学式3。
并且，图3所示的宽度Wd表示各深部耐压区域之间的间隔的宽度(即，各深部间隔区域52a～52d的宽度)。实施例1中，各表面保护环40a～40d和各深部保护环42a～42d配置为满足以下的数学式4的关系。
Nd·Wd2＞Ns·Ws2···(数学式4)
另外，如上所述，在实施例1中，漂移区域36整体上n型杂质浓度是一定的，Nd＝Ns。从而，实施例1中，数学式4与以下的数学式5相等。
Wd＞Ws···(数学式5)
即，实施例1中，宽度Wd比宽度Ws(例如，图3的宽度Wsa、Wsb)宽。
接下来，对元件区域20内的MOSFET关断时的外周区域22内的耗尽层的进展进行说明。若MOSFET截止，则下部电极18的电位相对于上部电极14的电位变高。这样，耗尽层从体区域34向漂移区域36内延伸。在外周区域22内，耗尽层从体区域34的表面突出部34a向其周围延伸。此时，由于表面突出部34a与深部保护环42a之间的间隔的宽度Wva比表面间隔区域50a的宽度Wsa窄，因此从表面突出部34a延伸的耗尽层在到达表面保护环40a之前先到达深部保护环42a。这样，耗尽层从深部保护环42a向其周围的漂移区域36扩展。此时，由于深部保护环42a满足上述数学式2、3，因此在从表面突出部34a延伸的耗尽层直接到达表面保护环40a之前，从深部保护环42a延伸的耗尽层先到达表面保护环40a。这样，从表面突出部34a延伸的耗尽层在直接到达表面保护环40a之前，先经由深部保护环42a而到达表面保护环40a。当耗尽层到达表面保护环40a，则耗尽层从表面保护环40a向其周围延伸。该情况下，由于深部保护环42b也满足上述数学式2、3，因此从表面保护环40a延伸的耗尽层在直接到达表面保护环40b之前，先经由深部保护环42b而到达表面保护环40b。同样地，从表面保护环40b延伸的耗尽层在直接到达表面保护环40c之前，先经由深部保护环42c而到达表面保护环40c。同样地，从表面保护环40c延伸的耗尽层在直接到达表面保护环40d之前，先经由深部保护环42d而到达表面保护环40d。这样，从表面突出部34a延伸的耗尽层以保护环42a、40a、42b、40b、42c、40c、42d、40d的顺序经由各保护环向外周侧扩展。因此，在耗尽层在外周区域22中充分地进展了的状态下，保护环42a的电位最低，各保护环的电位以保护环42a、40a、42b、40b、42c、40c、42d、40d的顺序逐渐地变高。
图4表示在MOSFET截止的状态下外周区域22内的电位分布(等电位线)。如图4所示，各等电位线以在被耗尽化的漂移区域36内穿过的方式分布，并且以几乎不进入到保护环内的方式分布。等电位线100a表示比体区域34高且比深部保护环42a低的电位的分布。等电位线100a穿过深部间隔区域52a和表面间隔区域50a而延伸到半导体基板12的上表面12a。等电位线100a在外周区域22内整体上朝向外周侧沿斜上方向延伸。等电位线100b表示比深部保护环42a高且比表面保护环40a低的电位的分布。等电位线100b朝向外周侧向斜上方向延伸而进入深部间隔区域52b。由于等电位线100b的电位比表面保护环40a的电位低，因此等电位线100b不能进入到表面保护环40a的外周侧(即，表面间隔区域50b)。从而，等电位线100b在深部间隔区域52b内弯折，朝向内周侧向斜上方向延伸而在表面间隔区域50a内到达半导体基板12的上表面12a。这样，在外周区域22内，电位分布为：如等电位线100a那样整体朝向外周侧向斜上方向延伸的等电位线和如等电位线100b那样在深部间隔区域内弯折的等电位线被交替地配置。
图5表示比较例的半导体装置的外周区域22内的电位分布。在比较例的半导体装置中，表面保护环40a～40d与深部保护环42a～42d之间的间隔(即，中间区域54的厚度Wv)比实施例1的半导体装置厚。比较例的半导体装置不满足上述数学式2、3的关系。因此，在比较例的半导体装置中，从表面突出部34a延伸的耗尽层在到达深部保护环42a之前先到达表面保护环40a。即，耗尽层经由表面保护环40a、40b、40c、40d而向外周侧延伸，深部保护环42a～42d对于半导体基板12的表层部中的耗尽层的进展未做出贡献。深部保护环42a～42d仅促进耗尽层向半导体基板12的厚度方向的延伸。该情况下，深部保护环42a的电位比表面保护环40a的电位高。同样，深部保护环42b的电位比表面保护环40b的电位高，深部保护环42c的电位比表面保护环40c的电位高，深部保护环42d的电位比表面保护环40d的电位高。该情况下，如图5所示，所有的等电位线朝向外周侧向斜上方向延伸。即，在比较例中，在深部间隔区域52b～52d内弯折而朝向内周侧向斜上方向延伸的等电位线(图4的等电位线100b那样的等电位线)不存在。这样，在实施例1和比较例中，外周区域内的电位分布不同。
如图5所示，在比较例的半导体装置中，在各表面保护环40a～40d的外周侧的下端部(例如，范围A内)，等电位线密集，在该部分电场集中。若电场在表面保护环40a的附近集中，则产生热载流子，所产生的热载流子容易被注入到氧化物膜16。另一方面，如图4所示，在实施例1的半导体装置中，在表面保护环40a～40d的附近，等电位线不密集，电场集中得到抑制。从而，在表面保护环40a～40d的附近难以产生热载流子。并且，在实施例1的半导体装置中，在深部保护环42a～42d的下端部(例如，范围B内)，等电位线密集，在该部分电场集中。因此，在深部保护环42a～42d的附近容易产生热载流子。但是，由于深部保护环42a～42d配置在从氧化物膜16远离的位置，因此即使在深部保护环42a～42d的附近产生热载流子，热载流子向氧化物膜16的注入也被抑制。这样，根据实施例1的半导体装置，能够抑制热载流子向氧化物膜16的注入。从而，能够抑制由于注入到氧化物膜16中的热载流子而外周区域22内的电场分布紊乱的情况。从而，实施例1的半导体装置10具有高耐压。
并且，图6将表面间隔区域50a中的电场分布在实施例1和比较例中比较而图示。另外，图6中，以从外周侧朝向内周侧的方向的电场为正来图示。比较例中，由于从表面突出部34a延伸的耗尽层从而表面间隔区域50a整体被耗尽化。因此，表面间隔区域50a整体上在正方向上产生电场。相对于此，实施例1中，在从表面突出部34a延伸的耗尽层到达表面保护环40a之前，从深部保护环42a延伸的耗尽层到达表面保护环40a。因此，表面间隔区域50a中的靠近表面突出部34a的区域34x因表面突出部34a而被耗尽化，表面间隔区域50a中的靠近表面保护环40a的区域34y因表面保护环40a而被耗尽化。因此，区域34x中在正方向上产生电场，一方面，在区域34y中在负方向上产生电场。由于这样产生电场，因此在实施例1中，与比较例相比，在表面间隔区域50a中产生的电场的最大值E变低。同样，在表面间隔区域50b～50d中，电场的最大值E也变低。这样，根据实施例1的结构，即使表面间隔区域50a～50d的宽度较宽，也能够抑制在表面间隔区域50a～50d中产生的电场。由此，热载流子向氧化物膜16的注入也得到抑制。
并且，如上所述，实施例1中，深部间隔区域52a～52d的宽度Wd比表面间隔区域50a～50d的宽度Ws宽。由此，在深部间隔区域52a～52d内，容易产生比表面间隔区域50a～50d内更高的电场。因此，在表面间隔区域50a～50d中产生热载流子之前，容易先在深部间隔区域52a～52d中产生热载流子。由此，表面间隔区域50a～50d中的热载流子的产生进一步得到抑制。由此，热载流子向氧化物膜16的注入也得到抑制。
并且，实施例1的半导体装置10满足Wv＜Ws的关系。如上述那样，宽度Ws是横向的宽度，宽度Wv是纵向的宽度。宽度Ws的加工上的最小值由形成表面保护环40a～40d的制造工序的加工精度决定。表面保护环40a～40d通过离子注入或选择外延生长而形成。无论哪种方法，宽度Ws都通过离子注入或选择外延生长中所使用的掩模来决定。无论哪种方法，都无法将宽度Ws做成那样小。另一方面，在通过离子注入形成表面保护环40a～40d和深部保护环42a～42d的情况下，宽度Wv的加工上的最小值通过注入深度而决定，在通过选择外延生长来形成它们的情况下，宽度Wv的加工上的最小值通过使中间区域54外延生长时的厚度来决定。无论哪种方法，使宽度Wv比宽度Ws小都是容易的。这样，通过使宽度Wv比宽度Ws小，能够容易地制造满足上述数学式2、3的半导体装置10。
(实施例2)
实施例2中，各深部间隔区域52a～52d中的n型杂质浓度Nd比各表面间隔区域50a～50d中的n型杂质浓度Ns高。中间区域54的n型杂质浓度Nv可以与n型杂质浓度Nd相等，可以与n型杂质浓度Ns相等，也可以是其他值。实施例2的半导体装置的其他结构与实施例1的半导体装置10相同。实施例2的半导体装置也通过满足上述数学式2及4从而与实施例1的半导体装置同样地抑制了表面间隔区域50a～50d中的热载流子的产生。进而，在实施例2的半导体装置中，各深部间隔区域52a～52d中的n型杂质浓度Nd比各表面间隔区域50a～50d中的n型杂质浓度Ns高，因此在深部间隔区域52a～52d内更容易产生高电场。因此，在表面间隔区域50a～50d中产生热载流子之前，在深部间隔区域52a～52d中更容易产生热载流子。由此，表面间隔区域50a～50d中的热载流子的产生进一步得到抑制。由此，热载流子向氧化物膜16的注入也得到抑制。从而，实施例2的半导体装置具有更高的耐压。
如以上所说明的那样，根据实施例1、2的结构，能够使半导体装置的耐压提高。并且，在实施例1、2的结构中，如果使漂移区域36的n型杂质浓度比以往高，则能够在确保与以往相同的耐压的同时降低MOSFET的导通电阻。
另外，上述的实施例1、2中，在元件区域20形成了MOSFET。但是，也可以在元件区域20形成其他半导体装置。例如，也可以在元件区域20形成IGBT(insulated gate bipolartransistor)、pn二极管、肖特基势垒二极管等。
并且，上述的实施例1、2中，所有的深部间隔区域52a～52d满足上述数学式2，但也可以一部分的深部间隔区域52a～52d不满足上述数学式2。即，深部间隔区域52a～52d中的至少1个满足上述数学式2即可。
以上对实施方式详细地进行了说明，但这些只不过是例示，不限定权利要求的范围。权利要求所记载的技术中包含将以上例示出的具体例进行了各种各样的变形、变更后的技术。本说明书或附图中说明过的技术要素单独或通过各种组合来发挥技术有用性，不限定于申请时权利要求记载的组合。并且，本说明书或附图中例示出的技术同时达成多个目的，达成其中1个目的其本身具有技术有用性。

Claims (4)

1.一种半导体装置，其特征在于，
具有：
半导体基板；
与上述半导体基板的上表面相接的上部电极；
与上述半导体基板的下表面相接的下部电极；以及
与上述半导体基板的上述上表面相接的氧化物膜，
上述半导体基板具有元件区域及外周区域，在上述元件区域中上述上部电极与上述半导体基板的上述上表面相接，在上述外周区域中上述氧化物膜与上述半导体基板的上述上表面相接，
上述外周区域位于上述元件区域与上述半导体基板的外周端面之间，
上述元件区域具有连接在上述上部电极与上述下部电极之间的半导体元件，
上述外周区域具有p型的多个表面耐压区域、p型的多个深部耐压区域和n型的漂移区域，
上述多个表面耐压区域与上述氧化物膜相接，
上述多个表面耐压区域从内周侧朝向外周侧隔开间隔地配置，
上述多个深部耐压区域配置在比上述多个表面耐压区域靠下侧，
上述多个深部耐压区域从内周侧朝向外周侧隔开间隔地配置，
上述漂移区域将上述多个表面耐压区域从上述多个深部耐压区域分离，将上述表面耐压区域彼此分离，将上述深部耐压区域彼此分离，
将位于上述表面耐压区域彼此之间的间隔中的上述漂移区域设为表面间隔区域，将位于上述深部耐压区域彼此之间的间隔中的上述漂移区域设为深部间隔区域时，上述深部耐压区域位于上述表面间隔区域的正下方，上述深部间隔区域位于上述表面耐压区域的正下方，
各个上述深部耐压区域从在内周侧与自身相邻的上述表面耐压区域的正下方的位置延伸到在外周侧与自身相邻的上述表面耐压区域的正下方的位置，
将上述多个深部耐压区域中的1个设为特定深部耐压区域，将在内周侧与上述特定深部耐压区域相邻的上述表面耐压区域设为内周侧表面耐压区域，将在外周侧与上述特定深部耐压区域相邻的上述表面耐压区域设为外周侧表面耐压区域，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的间隔的宽度设为Ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的上述表面间隔区域的n型杂质浓度设为Ns(m－3)，将位于上述多个表面耐压区域与上述多个深部耐压区域之间的深度范围内的上述漂移区域的n型杂质浓度设为Nv(m－3)，将上述内周侧表面耐压区域与上述特定深部耐压区域之间的间隔的宽度设为Wv1(m)，将上述外周侧表面耐压区域与上述特定深部耐压区域之间的间隔的宽度设为Wv2(m)时，
满足Nv(Wv1+Wv2)2＜Ns·Ws2的关系。
2.如权利要求1所述的半导体装置，其特征在于，
上述宽度Wv1比上述宽度Ws小，
上述宽度Wv2比上述宽度Ws小。
3.如权利要求1或2所述的半导体装置，其特征在于，
各个上述深部间隔区域的n型杂质浓度比各个上述表面间隔区域的n型杂质浓度高。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
将各个上述深部耐压区域之间的间隔的宽度设为Wd(m)，将各个上述深部间隔区域的n型杂质浓度设为Nd(m－3)时，满足Nd·Wd2＞Ns·Ws2的关系。
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