CN113626356B - 实现串行接口全双工通信的主机芯片的电路结构 - Google Patents
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Abstract
本发明涉及一种实现串行接口全双工通信的主机芯片的电路结构，其中，所述的电路通过经由双向时钟信号输入输出PAD口生成的输入时钟信号SCK_I对经由串行数据输入PAD口生成的外到内串行数据输入信号SDI_I进行解码，并使得通信时钟信号SCK的相位与串行数据输出PAD口输出的串行数据输出信号SDO的相位一致，以确保不会因双向PAD口延时造成的采样/移位出错的问题。采用该种结构的主机芯片具备信息传输准确率高、性能优越、成本低的特点，具备广泛的适应性。
Description
技术领域
本发明涉及通信领域，尤其涉及串行接口同步传输领域，具体是指一种实现串行接口全双工通信的主机芯片的电路结构。
背景技术
串行通信作为计算机通信方式之一，主要起到主机或从机与外设之间数据传输的作用。串行通信具有传输线少、成本低的特点。
串行接口如要达到高速的传输速率和传输效率，多采用全双工、时钟同步的通信方式，并支持主、从模式工作。其芯片管脚上只占用串行数据线和同步时钟线，通过3个引脚与外部器件连接，3个引脚分别用于传输串行数据输入信号SDI、串行数据输出信号SDO及通信时钟信号SCK，有些情况下还需增加一个传输片选信号CS的引脚。
主机芯片的接口可为外部从器件提供通信时钟信号SCK；片选信号CS用于控制外部从器件的对应接口是否被选中。与通信时钟信号SCK同步的通信时序很简单，即在主机通信时钟信号SCK的控制下，两个双向移位数据线上的串行数据输入信号SDI、串行数据输出信号SDO进行同步数据交换，通信时钟信号SCK的上升沿对应数据采样、下降沿对应数据移位，或者是通信时钟信号SCK的上升沿对应数据移位、下降沿对应数据采样。主模式下通信时钟信号SCK由主机芯片自行产生并直接使用。
实际的芯片内部的逻辑电路需要通过芯片的PAD口与各个管脚相连接，其中，PAD口由金属块构成。由于芯片内部的逻辑电路需要通过芯片的PAD口与各个管脚相连接，故一些信号传输过程中会存在延时问题。现有全双工高速串行接口的设计中未考虑到通信接口输入/出到全双工高速串行接口中的双向PAD口延时问题，而在高频传输下(一般传输速度为纳秒级)，双向PAD口输入、输出延时不可忽略，特别是PAD口输出口延时长，容易导致采样数据线上串行输入数据信号SDI和移位数据线上串行输出数据信号SDO不同步，并与采样/移位用到的通信时钟信号SCK存在较大的相位差，这对双方接收器正确接收对方数据都存在巨大的挑战，结合图1、2所示，具体如下：
用户假想的通过PAD口与主机芯片连接的外引脚接口连接的信号应包括通信时钟信号SCK、串行数据输入信号SDI和串行数据输出信号SDO；但基于主机芯片的数字电路逻辑设计时的结构特点，即其上的PAD口带来的延时影响，实际上参与主机芯片工作的信号就包括了内部时钟信号SCK_O、输入时钟信号SCK_I、外到内串行数据输入信号SDI_I和内部串行数据输出信号SDO_O，下面对这些信号之间的关系以及带来的影响进行进一步地说明：
串行通信的通信时钟信号SCK由己方产生，现有技术中，所有信号均采用同步设计方式，但由于芯片的PAD口输入/输出延时通常达到纳秒级，对于高频传输通信时钟信号SCK达到几十兆的串行数据传输来说，芯片的PAD口延时不可忽略。
假设己方主机为非理想主机(即主机的双向PAD口存在输入/输出延时)，而对方从机为理想从机(即从机的双向PAD口无延时)。
己方主机产生的内部时钟信号SCK_O经过PAD口会存在比较大的延时，当对方从机的信号线输送的串行数据输入信号SDI由它接收到的时钟信号SCK产生并传给己方主机时，如图1所示(图1仅为了对延时问题进行说明，因此，仅绘制了一些相关部件及端口，而没有绘制主机芯片中所有的功能模块)，主机芯片内部时钟信号SCK_O输出至PAD口生成通信时钟信号SCK，其所经历的延时为由PAD口输出带来的延时(至少为10ns延时)。串行数据输入信号SDI是由通信时钟信号SCK产生的，且串行数据输入信号SDI与通信时钟信号SCK同相位，该信号输入进串行通信接口生成外到内串行数据输入信号SDI_I也需要经历PAD口输入延时(至少为3ns延时)，内部时钟信号SCK_O与外到内串行数据输入信号SDI_I之间相差的相位为双向PAD口输出延时+双向PAD口输入延时(至少为13ns延时)，正因为相关的相位使得主机可能导致采样出现错误。
结合图2中的时序图(图2中的时序图为串口通信在通信时钟信号SCK上升沿进行采样，下降沿进行移位时的时序图，图2中绘制了内部时钟信号SCK_O、通信时钟信号SCK、串行输入数据信号SDI及外到内串行数据输入信号SDI_I之间的时序关系)可以更明显地看出，若采用现有技术中的方式，在内部时钟信号SCK_O的上升沿对输入数据(即外到内串行数据输入信号SDI_I)进行采样时，当刚好处于外到内串行数据输入信号SDI_I数据不稳定的时候，采样极容易出错。
发明内容
本发明的目的是克服了上述现有技术的缺点，提供了一种满足采样准确、无延时、适用范围广泛的实现串行接口全双工通信的主机芯片的电路结构。
为了实现上述目的，本发明的实现串行接口全双工通信的主机芯片的电路结构如下：
该实现串行接口全双工通信的主机芯片的电路结构，其主要特点是，所述主机芯片包括串行数据输入PAD口、串行数据输出PAD口、双向时钟信号输入输出PAD口及时钟生成模块；
外部的串行数据输入信号SDI经由所述的串行数据输入PAD口输入后，生成外到内串行数据输入信号SDI_I；
所述的时钟生成模块用于生成内部时钟信号SCK_O，所述的时钟生成模块与所述的双向时钟信号输入输出PAD口的内接端第一端相连接；
所述的内部时钟信号SCK_O经由所述的双向时钟信号输入输出PAD口的内接端第一端输出后，生成通信时钟信号SCK从所述的双向时钟信号输入输出PAD口的外接端输出，并经由所述的双向时钟信号输入输出PAD口的内接端第二端生成输入时钟信号SCK_I输出，所述的输入时钟信号SCK_I用于对所述的外到内串行数据输入信号SDI_I进行解码；
其中，所述的通信时钟信号SCK的相位与所述的串行数据输出PAD口输出的串行数据输出信号SDO的相位一致。
较佳地，所述的双向时钟信号输入输出PAD口包括输出缓冲器及输入缓冲器；
所述的输出缓冲器的输入端构成所述的双向时钟信号输入输出PAD口的内接端第一端；所述的输入缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的内接端第二端；所述的输出缓冲器的输出端与所述的输入缓冲器的输入端相连接；
且所述的输出缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的外接端。
较佳地，所述的主机芯片还包括辅助时钟生成模块；
所述的辅助时钟生成模块的第一端与所述的时钟生成模块相连接，接收所述的内部时钟信号SCK_O；所述的辅助时钟生成模块的第二端与所述的双向时钟信号输入输出PAD口的第二端相连接，接收所述的输入时钟信号SCK_I；
所述的辅助时钟生成模块根据所述的内部时钟信号SCK_O生成移位时钟信号sck_shift；
所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I生成采样时钟信号sck_sample。
更佳地，当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I输入第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O作为所述的移位时钟信号sck_shift输出；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I作为所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O输入第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。
进一步地，所述的主机芯片还包括移位模块、采样模块；
所述的采样模块的第一输入端接所述的外到内串行数据输入信号SDI_I；
所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
由所述的采样时钟信号sck_sample触发所述的采样模块对所述的外到内串行数据输入信号SDI_I进行采样操作，生成串行采样数据信号SDI_I_S；
由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的内部串行数据输出信号SDO_O，所述的内部串行数据输出信号SDO_O经由所述的串行数据输出PAD口输出后生成所述的串行数据输出信号SDO。
更进一步地，所述的主机芯片还包括同步缓存模块、发送数据缓存模块及接收数据缓存模块；
所述的同步缓存模块获取所述的串行采样数据信号SDI_I_S，并将所述的串行采样数据信号SDI_I_S与所述的主频时钟信号CLK同步；
所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；
由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S中的第一位数据位采样完成还未开始移位前的时刻；
且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
更进一步地，所述的载入触发信号load_time由载入触发模块生成，
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，
所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门、第二与非门、第一比较器、第二比较器及第一D触发器；
所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门的第一端及所述的第二与非门的第一端相连接；
所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器的第一输入端、所述的第二比较器的第一输入端以及所述的第一计数器生成单元的反馈端相连接；
所述的第一比较器的第二输入端接零，所述的第一比较器的输出端与所述的第一与非门的第二端相连接，所述的第一与非门的输出端与所述的第一D触发器的置位端相连接；
所述的第二比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器的输出端与所述的第二与非门的第二端相连接，所述的第二与非门的输出端与所述的第一D触发器的复位端相连接；
所述的第一D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器的Q输出端与所述的第一D触发器的输入端相连接，所述的第一D触发器的Q非输出端输出所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，
所述的主机芯片还包括片选信号生成模块及第一或门，所述的片选信号生成模块用于生成片选信号CS，所述的第一或门的第一输入端接所述的采样时钟信号sck_sample，所述的第一或门的第二输入端接所述的片选信号CS，所述的第一或门的输出端输出片选采样时钟信号sck_sample’；
所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门、第四与非门、第三比较器、第四比较器、第一与门、第三反相器及第二D触发器；
所述的第二采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门的第一端及所述的第四与非门的第一端相连接；
所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；
所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单元的第三端接所述的片选同步信号CS_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器的第一输入端、所述的第四比较器的第一输入端以及所述的第二计数器生成单元的反馈端相连接；
所述的第三比较器的第二输入端接零，所述的第三比较器的输出端与所述的第三与非门的第二端相连接，所述的第三与非门的输出端与所述的第二D触发器的置位端相连接；
所述的第四比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器的输出端与所述的第四与非门的第二端相连接，所述的第四与非门的输出端与所述的第一与门的第一输入端相连接；
所述的第三反相器的输入端接所述的片选同步上升沿信号CS_syn_pos，所述的第三反相器的输出端与所述的第一与门的第二输入端相连接，所述的第一与门的输出端与所述的第二D触发器的复位端相连接；
所述的第二D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第二D触发器的Q输出端与所述的第二D触发器的输入端相连接，所述的第二D触发器的Q非输出端输出所述的载入触发信号load_time。
更进一步地，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器、第三采样时钟同步并取沿单元、第三D触发器及第二与门；
所述的第五比较器的第一输入端接零，所述的第五比较器的第二输入端接所述的计数器信号cnt，所述的第五比较器的输出端与所述的第二与门的第一输入端相连接；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample；所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；
由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；
所述的第三D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第三D触发器的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三D触发器的Q输出端与所述的第二与门的第二输入端相连接；
所述的第二与门的输出端输出所述的载出触发信号send_time。
更进一步地，所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，所述的同步并取下降沿单元包括：第四D触发器、第五D触发器、第六D触发器、第四反相器及第三与门；
所述的第四D触发器的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四D触发器的时钟输入端、所述的第五D触发器的时钟输入端及所述的第六D触发器的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；
所述的第四D触发器的Q输出端与所述的第五D触发器的输入端相连接；所述的第五D触发器的Q输出端分别与所述的第六D触发器的输入端及所述的第四反相器的输入端相连接；
所述的第四反相器的输出端与所述的第三与门的第一输出端相连接；所述的第六D触发器的Q输出端与所述的第三与门的第二输出端相连接；所述的第三与门的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；
所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，所述的同步并取上升沿单元包括：第七D触发器、第八D触发器、第九D触发器、第五反相器及第四与门；
所述的第七D触发器的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七D触发器的时钟输入端、所述的第八D触发器的时钟输入端及所述的第九D触发器的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；
所述的第七D触发器的Q输出端与所述的第八D触发器的输入端相连接；所述的第八D触发器的Q输出端分别与所述的第九D触发器的输入端及所述的第四与门的第一输入端相连接；所述的第八D触发器的Q输出端构成所述的片选信号同步并取沿单元的第一输出端；
所述的第九D触发器的Q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；
所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。
更进一步地，所述的采样模块包括第十D触发器，所述的第十D触发器的输入端构成所述的采样模块的第一输入端；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的第十D触发器的时钟输入端接所述的采样时钟信号sck_sample；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的第十D触发器的时钟输入端接所述的片选采样时钟信号sck_sample’；
所述的第十D触发器的Q输出端输出所述的串行采样数据信号SDI_I_S。
更进一步地，所述的移位模块包括移位寄存器单元；
所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的主机芯片还包括第六反相器及第五与门，所述的片选信号CS通过所述的第六反相器输入所述的第五与门的第一输入端，所述的第五与门的第二输入端接所述的移位时钟信号sck_shift，所述的第五与门的输出端输出片选移位时钟信号sck_shift’，所述的移位寄存器单元的时钟输入端接所述的片选移位时钟信号sck_shift’；
所述的移位寄存器单元的第一输出端输出所述的内部串行数据输出信号SDO_O。
更进一步地，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一D触发器；
所述的串行采样信号同步单元的第一输入端与所述的第十D触发器的Q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号CLK，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；
所述的第十D触发器的Q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号CLK，所述的移位寄存器同步单元的输出端与所述的第十一D触发器的输入端相连接，所述的第十一D触发器的时钟输入端接所述的主频时钟信号CLK，所述的第十一D触发器的Q输出端与所述的接收数据缓存模块的第二输入端相连接；
所述的接收数据缓存模块的第三输入端接所述的主频时钟信号CLK，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；
由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一D触发器的Q输出端输出的信号拼接后组成所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S。
更进一步地，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二D触发器及第十三D触发器；
所述的第十二D触发器的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二D触发器的时钟输入端与所述的第十三D触发器的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二D触发器的Q输出端与所述的第十三D触发器的输入端相连接；所述的第十三D触发器的Q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。
采用本发明的实现串行接口全双工通信的主机芯片的电路结构，通过经由双向时钟信号输入输出PAD口生成的输入时钟信号SCK_I对经由串行数据输入PAD口生成的外到内串行数据输入信号SDI_I串行数据输入PAD口接收的数据进行解码，并使得通信时钟信号SCK的相位与串行数据输出PAD口输出的串行数据输出信号SDO的相位一致，以确保不会因双向PAD口延时造成的采样/移位出错的问题。该采用本发明的实现串行接口全双工通信的主机芯片的电路结构具备信息传输准确率高、性能优越、成本低的特点，具备广泛的适应性。
附图说明
图1为现有技术中的实现串行接口全双工通信电路的信号传输状态的示意图。
图2为图1中的信号的时序图。
图3为一实施例中本发明的实现串行接口全双工通信的主机芯片的电路结构的简图。
图4为一实施例中本发明的双向时钟信号输入输出PAD口的结构示意图。
图5为一实施例中本发明的实现串行接口全双工通信的主机芯片的电路结构的信号传输状态的示意图。
图6a为一实施例中本发明的辅助时钟生成模块的生成采样信号及移位信号的逻辑示意图。
图6b为另一实施例中本发明的辅助时钟生成模块的生成采样信号及移位信号的逻辑示意图。
图7为一实施例中本发明的实现串行接口全双工通信的主机芯片的电路结构中的主机芯片的模块关系示意图。
图8a为一实施例中本发明的载入触发模块的结构示意图。
图8b为另一实施例中本发明的载入触发模块的结构示意图。
图9为一实施例中本发明的载出触发模块的结构示意图。
图10为一实施例中本发明的中的同步并取下降沿单元的结构示意图。
图11为一实施例中本发明的中的同步并取上升沿单元的结构示意图。
图12为一实施例中本发明的同步单元的结构示意图。
图13为一实施例中本发明的移位模块的工作原理示意图。
图14为根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift的时序图。
图15为根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift的时序图。
图16为显示载出触发信号send_time在根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，与其他信号的相位关系的时序图。
图17为显示载出触发信号send_time在根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，与其他信号的相位关系的时序图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
如图3至图12所示，本发明的实现串行接口全双工通信的主机芯片的电路结构，主要功能模块包括时钟生成模块、辅助时钟生成模块、采样模块、移位模块和同步缓存模块，在当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，还包括片选信号生成模块，具体电路如下：
如图3所示，所述主机芯片包括串行数据输入PAD口、串行数据输出PAD口、双向时钟信号输入输出PAD口及时钟生成模块；
外部的串行数据输入信号SDI经由所述的串行数据输入PAD口输入后，生成外到内串行数据输入信号SDI_I；
所述的时钟生成模块用于生成内部时钟信号SCK_O，所述的时钟生成模块与所述的双向时钟信号输入输出PAD口的内接端第一端相连接；
所述的内部时钟信号SCK_O经由所述的双向时钟信号输入输出PAD口的内接端第一端输出后，生成通信时钟信号SCK从所述的双向时钟信号输入输出PAD口的外接端输出，并经由所述的双向时钟信号输入输出PAD口的内接端第二端生成输入时钟信号SCK_I输出，所述的输入时钟信号SCK_I用于对所述的外到内串行数据输入信号SDI_I进行解码；
其中，所述的通信时钟信号SCK的相位与所述的串行数据输出PAD口输出的串行数据输出信号SDO的相位一致。
采用该实施例中的实现串行接口全双工通信的主机芯片的电路结构，不直接使用内部时钟信号SCK_O进行串行输入/输出数据的处理，而是将内部时钟信号SCK_O经由所述的双向时钟信号输入输出PAD口输出延时后再经过双向时钟信号输入输出PAD口输入延时后取到输入时钟信号SCK_I。将数据的采样和移位操作通过两个不同的时钟——采样时钟信号sck_sample和移位时钟信号sck_shift来实现。
其可有效解决主模式下通信因双向PAD口延时造成的信号的采样或移位错的问题(即在主模式下，己方产生的时钟信号经过双向PAD口将会存在PAD输出延时的问题)，在数字电路可靠性设计的前提下，保持串行数据输出信号SDO与通信时钟信号SCK的相位一致，同时确保己方采样不会受双向PAD口延时影响导致采样出错。
如图4所述，在该实施例中，所述的双向时钟信号输入输出PAD口包括输出缓冲器及输入缓冲器；
所述的输出缓冲器的输入端构成所述的双向时钟信号输入输出PAD口的内接端第一端；所述的输入缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的内接端第二端；所述的输出缓冲器的输出端与所述的输入缓冲器的输入端相连接；
且所述的输出缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的外接端。
如图4所示，该双向时钟信号输入输出PAD口可以理解为一种双向I/O缓冲器的结构，由PAD_O端输入内部时钟信号SCK_O，由PAD_I端输出输入时钟信号SCK_I，输出通信时钟信号SCK的端口为Bonding PAD(即对外引脚绑定口)，内部时钟信号SCK_O由主机芯片生成，PAD_OE可由电路主CPU配置，为双向I/O缓冲器输出使能信号，用于设置双向时钟信号输入输出PAD口处于输出模式还是输入模式，在主模式下，PAD_OE设置为输出模式，但它的设置并不会阻碍PAD_I端的信号的输入，PAD_I端上的信号即为累计经过双向时钟信号输入输出PAD口的输出延时+输入延时后的由PAD_O端出入的信号，即为内部时钟信号SCK_O经过双向PAD口的输出延时+输入延时后生成的输入时钟信号SCK_I。
在该实施例中，所述的主机芯片还包括辅助时钟生成模块；
所述的辅助时钟生成模块的第一端与所述的时钟生成模块相连接，接收所述的内部时钟信号SCK_O；所述的辅助时钟生成模块的第二端与所述的双向时钟信号输入输出PAD口的第二端相连接，接收所述的输入时钟信号SCK_I；
所述的辅助时钟生成模块根据所述的内部时钟信号SCK_O生成移位时钟信号sck_shift；
所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I生成采样时钟信号sck_sample。
即该实施例中的实现串行接口全双工通信的主机芯片的电路结构，为将电路内部生成的内部时钟信号SCK_O经过双向时钟信号输入输出PAD口延时后得到的通信时钟信号SCK从双向时钟信号输入输出PAD口重新输入，得到输入时钟信号SCK_I，用输入时钟信号SCK_I对外到内串行数据输入信号SDI_I进行采样，即通过将采样时钟经过双向时钟信号输入输出PAD口输出再回传的过程，保证采样的正确性。主模式下，选用的移位时钟信号sck_shift不要经过PAD口回传，仍用内部时钟信号SCK_O进行移位，关于这部分的处理都在辅助时钟生成单元中完成。
下面结合图5进一步地说明本发明中的实现串行接口全双工通信的主机芯片的电路结构中的信号间的关系，双向时钟信号输入输出PAD口相当于串行数据输入PAD口与串行数据输出PAD口的结合。
以所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift的情况为例：
主模式下生成内部时钟信号SCK_O，内部时钟信号SCK_O经过双向时钟信号输入输出PAD口输出延时，生成延时后的信号——通信时钟信号SCK，由内部时钟信号SCK_O在辅助时钟生成单元经过如图6a所示的组合逻辑生成移位时钟信号sck_shift，在移位模块中，并行数据在移位时钟信号sck_shift的每个上升沿移位产生内部串行数据输出信号SDO_O，内部串行数据输出信号SDO_O经过串行数据输出PAD口输出延时，生成延时后的信号——串行数据输出信号SDO。内部时钟信号SCK_O和内部串行数据输出信号SDO_O始终是沿对齐的，同理，经过相同特性的双向时钟信号输入输出PAD口输出延时后，通信时钟信号SCK与串行数据输出信号SDO始终是沿对齐的，即说明通信时钟信号SCK与串行数据输出信号SDO之间无相位差。
串行数据输入信号SDI与通信时钟信号SCK之间无相位差(在对方从机是理想从机的基础上)，串行数据输入信号SDI经过串行数据输入PAD口输入延时，生成延时后的信号——外到内串行数据输入信号SDI_I，通信时钟信号SCK经过双向时钟信号输入输出PAD口输入延时，生成延时后的信号——输入时钟信号SCK_I，经过相同特性的PAD口输入延时后，输入时钟信号SCK_I与外到内串行数据输入信号SDI_I之间无相位差。由输入时钟信号SCK_I在如图6a所示的辅助时钟生成模块中生成采样时钟信号sck_sample，在采样模块和同步缓存模块的共同作用下，采样时钟信号sck_sample对外到内串行数据输入信号SDI_I进行同相位采样，生成并行采样数据，这样可以保证采样的正确无误。
在所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift的情况下，其工作原理与以所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift的情况类似，只是其中的移位时钟信号sck_shift由图6b中的组合逻辑生成的移位时钟信号sck_shift与片选信号CS共同构成的片选移位时钟信号sck_shift’代替，采样时钟信号sck_sample由图6b中的组合逻辑生成的采样时钟信号sck_sample与片选信号CS共同构成的片选采样时钟信号sck_sample’代替，因此，不对其工作原理再进行赘述。
如图6a所示，在该实施例中，当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I输入第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O作为所述的移位时钟信号sck_shift输出；
如图6b所示，当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I作为所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O输入第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。
如图3所示，在该实施例中，所述的主机芯片还包括移位模块、采样模块；
所述的采样模块的第一输入端接所述的外到内串行数据输入信号SDI_I；
所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
由所述的采样时钟信号sck_sample触发所述的采样模块对所述的外到内串行数据输入信号SDI_I进行采样操作，生成串行采样数据信号SDI_I_S；
由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的内部串行数据输出信号SDO_O，所述的内部串行数据输出信号SDO_O经由所述的串行数据输出PAD口输出后生成所述的串行数据输出信号SDO。
在该实施例中，所述的主机芯片还包括同步缓存模块、发送数据缓存模块及接收数据缓存模块；
所述的同步缓存模块获取所述的串行采样数据信号SDI_I_S，并将所述的串行采样数据信号SDI_I_S与所述的主频时钟信号CLK同步；
所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；
由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
即载入触发信号load_time高电平有效，其高电平的时机选为避开移位寄存器单元对内部数据进行移位的时机，也理解为高电平的时机为筛选出发送数据缓存单元中并行数据载入移位寄存器单元中的触发时机。
由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S中的第一位数据位采样完成还未开始移位前的时刻；
即载出触发信号send_time的触发时机为在第一帧采样数据最后一位采样完成后，第二帧数据第一位还未开始移位之间，对于一帧8位的数据而言，所述的载出触发信号send_time的触发时机为第8个采样时钟信号的上升沿，即第8个数据刚完成采样这个当前时刻点。
且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
其中，该实施例的实现串行接口全双工通信的主机芯片的电路结构中的主机芯片的模块关系可参阅图7所示，图7中给出了当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift情况下的示意图；而当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，只需省略图7中的片选信号生成模块、第一或门、第五与门AND5及相应的反相器，直接由采样时钟信号sck_sample与移位时钟信号sck_shift代替片选采样时钟信号sck_sample’与片选移位时钟信号sck_shift’触发相应的采样模块、载入触发模块及移位模块工作即可，因此，未绘制相应的图片。
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，由采样时钟信号sck_sample与片选信号CS共同构成的片选采样时钟信号sck_sample’代替采样时钟信号sck_sample触发采样，以及由移位时钟信号sck_shift与片选信号CS共同构成的片选移位时钟信号sck_shift’代替移位时钟信号sck_shift触发移位，这是由于在这种情况下如果仅依靠移位时钟信号sck_shift触发移位操作会使得移位时钟信号sck_shift的第一个上升沿与载入触发信号load_time的使能部分错开，无法实现触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包的功能，故采用片选采样时钟信号sck_sample’与片选移位时钟信号sck_shift’。
在该实施例中，所述的载入触发信号load_time由载入触发模块生成，
如图8a所示，当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，
所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门NAND1、第二与非门NAND2、第一比较器EQU1、第二比较器EQU2及第一D触发器DFF1；
所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门NAND1的第一端及所述的第二与非门NAND2的第一端相连接；
所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器EQU1的第一输入端、所述的第二比较器EQU2的第一输入端以及所述的第一计数器生成单元的反馈端相连接；
所述的第一比较器EQU1的第二输入端接零，所述的第一比较器EQU1的输出端与所述的第一与非门NAND1的第二端相连接，所述的第一与非门NAND1的输出端与所述的第一D触发器DFF1的置位端相连接；
所述的第二比较器EQU2的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器EQU2的输出端与所述的第二与非门NAND2的第二端相连接，所述的第二与非门NAND2的输出端与所述的第一D触发器DFF1的复位端相连接；
所述的第一D触发器DFF1的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器DFF1的Q输出端与所述的第一D触发器DFF1的输入端相连接，所述的第一D触发器DFF1的Q非输出端输出所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，
所述的主机芯片还包括片选信号生成模块及第一或门，所述的片选信号生成模块用于生成片选信号CS，所述的第一或门的第一输入端接所述的采样时钟信号sck_sample，所述的第一或门的第二输入端接所述的片选信号CS，所述的第一或门的输出端输出片选采样时钟信号sck_sample’；
该实施例中的片选采样时钟信号sck_sample’实际上是由经辅助时钟生成模块对输入时钟信号SCK_I进行处理得到的采样时钟信号sck_sample和片选信号CS经过组合逻辑后生成的。
如图8b所示，所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门NAND3、第四与非门NAND4、第三比较器EQU3、第四比较器EQU4、第一与门AND1、第三反相器及第二D触发器DFF2；
所述的第二采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门NAND3的第一端及所述的第四与非门NAND4的第一端相连接；
所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；
所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单元的第三端接所述的片选同步信号CS_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器EQU3的第一输入端、所述的第四比较器EQU4的第一输入端以及所述的第二计数器生成单元的反馈端相连接；
所述的第三比较器EQU3的第二输入端接零，所述的第三比较器EQU3的输出端与所述的第三与非门NAND3的第二端相连接，所述的第三与非门NAND3的输出端与所述的第二D触发器DFF2的置位端相连接；
所述的第四比较器EQU4的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器EQU4的输出端与所述的第四与非门NAND4的第二端相连接，所述的第四与非门NAND4的输出端与所述的第一与门AND1的第一输入端相连接；
所述的第三反相器的输入端接所述的片选同步上升沿信号CS_syn_pos，所述的第三反相器的输出端与所述的第一与门AND1的第二输入端相连接，所述的第一与门AND1的输出端与所述的第二D触发器DFF2的复位端相连接；
所述的第二D触发器DFF2的时钟输入端与所述的主频时钟信号CLK相连接，所述的第二D触发器DFF2的Q输出端与所述的第二D触发器DFF2的输入端相连接，所述的第二D触发器DFF2的Q非输出端输出所述的载入触发信号load_time。
在任何前提条件下(无论是根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，还是根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample的前提条件下)，一帧数据传输结束后载入触发信号load_time必须回到复位状态(高电平状态)。
在所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift的方案中利用这个片选同步上升沿信号CS_syn_pos使载入触发信号load_time复位。图8b中，生成的下降沿rn经过第二D触发器DFF2的复位端clr复位，生成载入触发信号load_time的上升沿，使得一帧数据传输结束后载入触发信号load_time回到复位状态，即高电平状态。
同时，在该方案中计数器生成单元计数器清0的一个必要条件是片选同步信号CS_syn为高，数据传输结束，将计数器信号cnt清零计数器信号cnt若没有片选同步信号cs_syn为高这个条件，计数器信号cnt最后会停在1处，回不到初始值0处。如图15所示，一共有9个采样时钟同步下降沿信号sck_sample_syn_neg，每个采样时钟同步下降沿信号sck_sample_syn_neg高电平有效时刻，计数器信号cnt都会加1，计数器信号cnt计数只能计0～7，最后会加到1，一帧8位数据传输结束后需要这个片选同步信号cs_syn高电平有效的条件将计数器信号cnt重新清0，使之回到初始状态。
第一计数器生成单元与第二计数器生成单元的功能为：记录的就是当前发送、接收到的一帧串行数据个数，复位状态下计数器信号cnt为0，说明未采样到第一个数据，同时也未发送第一个的数据；计数器信号cnt为1时，说明采样到第一个需接收的串行数据，当前只采样到，但这个数据还未移位进移位寄存器中，同时发送第一个需发送的串行数据；计数器信号cnt为2时，说明采样到第二个需接收的串行数据，第一个采样到的需接收的串行数据移位进移位寄存器中，同时发送第二个需发送的串行数据；计数器信号cnt为3时，说明采样到第三个需接收的串行数据，第二个采样到的需接收的串行数据移位进移位寄存器中，同时发送第三个需发送的串行数据；以此类推，当计数器信号cnt为7时，说明采样到第七个需接收的串行数据，第六个采样到的需接收的串行数据移位进移位寄存器中，同时发送第七个需发送的串行数据；当计数器信号cnt重新回到0时，说明采样到第八个需接收的串行数据，第七个采样到的需接收的串行数据移位进移位寄存器中，同时发送第八个需发送的串行数据。
上述说明为以对8位的数据进行传输为例子进行的说明，一帧8位数据就从0递增到7后回到0，如果是对16位的数据进行说明就以同样的方式从0递增到15后回到0，该实施例中采用的第一计数器生成单元与第二计数器生成单元均为循环计数器，输入回计数器生成单元就是说明它会循环计数。在数据一帧接着一帧连续传输的时候，计数器cnt记到一帧数据满(7或15等等)以后就会清0。
下面对当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的载入触发模块的工作过程进行说明：
采样时钟信号sck_sample经与主频时钟信号CLK同步和取沿操作后，生成采样时钟同步下降沿信号sck_sample_syn_neg信号。片选信号CS经与主频时钟信号CLK同步和取沿操作生成片选同步信号CS_syn和片选同步上升沿信号CS_syn_pos信号。计数器信号cnt为数据帧位计数，计数器信号cnt由计数器生成单元产生，计数器信号cnt的大小由串行数据帧位数决定。data_len是一个常数，表明数据帧位数。计数器信号cnt经过第三比较器EQU3后提取出cnt＝＝0的时刻，计数器信号cnt经过第四比较器EQU4后提取出cnt＝＝data_len的时刻，二输入与非门(第三与非门NAND3)和二输入与门(第一与门AND1)生成的信号输入第二D触发器DFF2的置位端SET和复位端CLR，第二D触发器DFF2的置位端和复位端为异步下降沿置位端SET和异步下降沿复位端CLR，Q非输出端输出的信号即为载入触发信号load_time。
如图9所示，在该实施例中，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器EQU5、第三采样时钟同步并取沿单元、第三D触发器DFF3及第二与门；
所述的第五比较器EQU5的第一输入端接零，所述的第五比较器EQU5的第二输入端接所述的计数器信号cnt，所述的第五比较器EQU5的输出端与所述的第二与门的第一输入端相连接；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample；所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；
由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；
所述的第三D触发器DFF3的时钟输入端与所述的主频时钟信号CLK相连接，所述的第三D触发器DFF3的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三D触发器DFF3的Q输出端与所述的第二与门的第二输入端相连接；
所述的第二与门的输出端输出所述的载出触发信号send_time。
载入触发信号load_time和载出触发信号send_time分别对应发送数据缓存模块中的输出并行数据包载入移位模块中的触发时机和同步缓存模块中的并行数据载出给接收数据缓存模块的触发时机。
载出触发信号send_time是一个高有效信号，通过比较器将计数器信号cnt与零进行对比后，提出cnt＝＝0的时刻，采样时钟信号sck_sample(或片选采样时钟信号sck_sample’)经过第三采样时钟同步并取沿单元生成采样时钟取上升沿信号sck_sample_syn_pos，采样时钟取上升沿信号sck_sample_syn_pos经过第三D触发器DFF3延时一拍，生成采样时钟取上升沿延时信号sck_sample_syn_pos_d，其和“cnt＝＝0的时刻”经过第二与门AND2后生成载出触发信号send_time。与载出触发信号send_time高有效时刻对应的主频时钟信号CLK上升沿时刻完成串行采样数据同步信号SDI_I_S_syn、移位寄存器同步延时信号shift_reg_syn_d[data_len:1]拼接同时送入接收数据缓存模块的操作。
在该实施例中，所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，如图10所示，所述的同步并取下降沿单元包括：第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第四反相器及第三与门；
所述的第四D触发器DFF4的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四D触发器DFF4的时钟输入端、所述的第五D触发器DFF5的时钟输入端及所述的第六D触发器DFF6的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；
所述的第四D触发器DFF4的Q输出端与所述的第五D触发器DFF5的输入端相连接；所述的第五D触发器DFF5的Q输出端分别与所述的第六D触发器DFF6的输入端及所述的第四反相器的输入端相连接；
所述的第四反相器的输出端与所述的第三与门的第一输出端相连接；所述的第六D触发器DFF6的Q输出端与所述的第三与门的第二输出端相连接；所述的第三与门的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；
所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，如图11所示，所述的同步并取上升沿单元包括：第七D触发器DFF7、第八D触发器DFF8、第九D触发器DFF9、第五反相器及第四与门；
所述的第七D触发器DFF7的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七D触发器DFF7的时钟输入端、所述的第八D触发器DFF8的时钟输入端及所述的第九D触发器DFF9的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；
所述的第七D触发器DFF7的Q输出端与所述的第八D触发器DFF8的输入端相连接；所述的第八D触发器DFF8的Q输出端分别与所述的第九D触发器DFF9的输入端及所述的第四与门的第一输入端相连接；所述的第八D触发器DFF8的Q输出端构成所述的片选信号同步并取沿单元的第一输出端；
所述的第九D触发器DFF9的Q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；
所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。
如图10所示，采用同步并取下降沿单元可使得异步信号data经过两级触发器(第四D触发器DFF4及第五D触发器DFF5)后，生成同步数据信号data_syn，该同步数据信号data_syn与主频时钟信号CLK同步，二输入的第三与门AND3的输出信号——同步数据取下降沿信号data_syn_neg为异步信号data与主频时钟信号CLK同步后取下降沿得到的信号。
如图11所示，同步并取上升沿单元的结构与同步并取下降沿单元的结构基本相似，区别仅在于用到的反相器的位置不同，该同步并取上升沿单元的结构中用到的二输入的第四与门的输出端输出的同步数据取上升沿信号data_syn_pos；该信号为异步信号data与主频CLK同步后取上升沿信号。
在该实施例中，所述的采样模块包括第十D触发器DFF10，所述的第十D触发器DFF10的输入端构成所述的采样模块的第一输入端；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的第十D触发器DFF10的时钟输入端接所述的采样时钟信号sck_sample；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的第十D触发器DFF10的时钟输入端接所述的片选采样时钟信号sck_sample’；
所述的第十D触发器DFF10的Q输出端输出所述的串行采样数据信号SDI_I_S。
即在该实施例中，采样模块在采样时钟信号sck_sample(或片选采样时钟信号sck_sample’)的触发下，对外到内串行数据输入信号SDI_I进行采样，具体而言就是在采样时钟信号sck_sample(或片选采样时钟信号sck_sample’)的触发下由第十D触发器DFF10对外到内串行数据输入信号SDI_I进行采样，然后得到采样后的串行采样数据信号SDI_I_S。
在该实施例中，所述的移位模块包括移位寄存器单元；
所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的主机芯片还包括第六反相器及第五与门AND5，所述的片选信号CS通过所述的第六反相器输入所述的第五与门AND5的第一输入端，所述的第五与门AND5的第二输入端接所述的移位时钟信号sck_shift，所述的第五与门AND5的输出端输出片选移位时钟信号sck_shift’，所述的移位寄存器单元的时钟输入端接所述的片选移位时钟信号sck_shift’；
所述的移位寄存器单元的第一输出端输出所述的内部串行数据输出信号SDO_O。
其中，所述的片选移位时钟信号sck_shift’可看作是将内部时钟信号SCK_O和片选信号CS进行组合逻辑后生成的。
载入触发模块的主要功能为用来生成载入触发信号load_time。移位模块中的移位寄存器单元对应两个功能：①在移位时钟信号sck_shift的上升沿，将串行采样数据信号SDI_I_S移入移位寄存器生成移位寄存器信号shift_reg，同时产生内部串行数据输出信号SDO_O；②当数据移位完成后需要将发送数据缓存模块中新的数据再次载入移位寄存器生成移位寄存器信号shift_reg。
在该实施例中，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一D触发器DFF11；
所述的串行采样信号同步单元的第一输入端与所述的第十D触发器DFF10的Q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号CLK，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；
所述的第十D触发器DFF10的Q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号CLK，所述的移位寄存器同步单元的输出端与所述的第十一D触发器DFF11的输入端相连接，所述的第十一D触发器DFF11的时钟输入端接所述的主频时钟信号CLK，所述的第十一D触发器DFF11的Q输出端与所述的接收数据缓存模块的第二输入端相连接；
所述的接收数据缓存模块的第三输入端接所述的主频时钟信号CLK，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；
由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一D触发器DFF11的Q输出端输出的信号拼接后组成所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S。
该实施例中，移位寄存器单元为一复用的模块的器件，其用来实现2个功能：
第一：在移位时钟信号sck_shift(或片选移位时钟信号sck_shift’)的上升沿，将串行采样数据信号SDI_I_S移入该移位寄存器单元中生成移位寄存器信号shift_reg，该移位寄存器信号shift_reg由移位寄存器单元的第二输出端输出；
第二：对所述的输出并行数据包进行移位操作，生成相应的内部串行数据输出信号SDO_O，并输出；
该移位寄存器单元在完成对内部串行数据输出信号SDO_O的输出后，需要将发送数据缓存模块中新的数据再次载入移位寄存器单元生成移位寄存器信号shift_reg。
在该实施例中，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二D触发器DFF12及第十三D触发器DFF13，其结构可参阅图12所示；
所述的第十二D触发器DFF12的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二D触发器DFF12的时钟输入端与所述的第十三D触发器DFF13的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二D触发器DFF12的Q输出端与所述的第十三D触发器DFF13的输入端相连接；所述的第十三D触发器DFF13的Q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。
该同步单元可使得信号在主频时钟信号CLK下经过两级触发器的同步，如图12所示异步信号data经过两级触发器第十二D触发器DFF12、第十三D触发器DFF13后的信号即为与主频同步的信号data’。
上述实施例中，移位模块使用的时钟为移位时钟信号sck_shift，移位模块可对发送数据缓存模块中的输出并行数据包进行数据载入和移位，并由移位模块直接生成内部串行数据输出信号SDO_O输出，该内部串行数据输出信号SDO_O经由所述的串行数据输出PAD口延时，输出后生成与通信时钟信号SCK同步的串行数据输出信号SDO。通过采样时钟信号sck_sample，使得采样模块对外到内串行数据输入信号SDI_I进行采样操作，得到串行采样数据信号SDI_I_S和已移入移位模块中的包含串行采样数据信号SDI_I_S信息的输入并行数据包在主频时钟CLK下同步后进入同步缓存模块，生成与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S，最后将同步缓存模块中的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S送入接收数据缓存模块。实现了将外部的串行数据输入信号SDI在通信时钟信号SCK下转化为并行数据存入接收数据缓存模块的操作过程；并实现了将发送数据缓存模块中的输出并行数据包在通信时钟信号SCK下最终转化为串行数据输出信号SDO输出到的操作过程。在该实施例中，采样模块和同步缓存模块共同配合完成将与通信时钟信号SCK同步频率的串行数据输入信号SDI转化成输入至接收数据缓存模块中的并行接收数据包的操作；移位模块完成将从发送数据缓存模块中输出的输出并行发送数据包转化成与通信时钟信号SCK同步频率的串行数据输出信号SDO的操作。发送数据缓存模块和接收数据缓存模块相当于两块RAM或两块FIFO存储器，用来存储固定比特位的并行数据包。
图13为一实施例中移位模块的工作原理示意图，其功能为在每个移位时钟信号sck_shift上升沿，当载入触发信号load_time有效时，发送数据缓存模块中的输出并行数据包载入生成移位寄存器信号shift_reg，其他时刻对移位寄存器信号shift_reg移位，移位寄存器信号shift_reg头部移出内部串行数据输出信号SDO_O，移位寄存器信号shift_reg尾部移入经过采样时钟信号sck_sample采样后的输入数据——串行采样数据信号SDI_I_S。
具体而言，该移位模块中的移位寄存器单元的工作流程为：
在每个移位时钟信号sck_shift(或片选移位时钟信号sck_shift’)的上升沿，当载入触发信号load_time有效时，发送数据缓存模块中的输出并行数据包载入移位寄存器单元，并生成移位寄存器信号shift_reg。其他时刻对移位寄存器信号shift_reg移位，移位寄存器信号shift_reg在寄存器头部移出，输出内部串行数据输出信号SDO_O，移位寄存器信号shift_reg尾部移入经过采样时钟信号sck_sample触发采样后的输入数据——串行采样数据信号SDI_I_S。
参阅图13所示，以移位寄存器单元为8位移位寄存器为例进行说明，所述的发送数据缓存模块输出的输出并行数据包中的数据是8位的，输入串行通信接口的外到内串行数据输入信号SDI_I也是8位的，8位的输出并行数据包在载入触发信号load_time及移位时钟信号sck_shift共同触发下载入移位寄存器单元，然后由移位时钟信号sck_shift(或片选移位时钟信号sck_shift’)触发该移位寄存器单元对在移位寄存器中的数据进行移位，当输出并行数据包中的数据的最高位数据移出后，串行采样数据信号SDI_I_S的第一位输入该移位寄存器单元的最低位，每移出一位输出并行数据包中的数据，便输入一位串行采样数据信号SDI_I_S的数据。即前7个串行数据已经在采样时钟信号sck_sample(或片选采样时钟信号sck_sample’)的1～7个上升沿完成采样，在移位时钟信号sck_shift(或片选移位时钟信号sck_shift’)的前2～8个上升沿完成移位，并已存入移位寄存器单元的前七位，即前7个串行数据按次序对应shift_reg[7:1]，与主频时钟信号CLK同步，第8个数据正在进行采样这个当前时刻点，与主频时钟信号CLK同步后，成为对应的第8个采样时钟同步上升沿信号sck_sample_syn_pos，第8个数据刚完成采样这个当前时刻点在主频时钟下同步后对应为第8个采样时钟取上升沿延时信号sck_sample_syn_pos_d，采样时钟取上升沿延时信号sck_sample_syn_pos_d经过与门与上“cnt提取出等于0”(采样到第八个串行数据，第七个串行数据移位进移位寄存器中)，生成的对应的信号为载出触发信号send_time，此时载出触发信号send_time高有效触发，其时间长度为一个主频时钟CLK的周期。
该实施例中，计数器信号cnt与移位寄存器单元接收到的串行数据的个数对应，初始状态下为0，说明未采样到一个数据；计数器信号cnt为1时，说明采样到第一个串行数据，该状态下只是采样到数据，但这个数据还未移位进移位寄存器单元中，计数器信号cnt为2时，说明采样到第二个串行数据，第一个串行数据移位进移位寄存器单元中；计数器信号cnt为3时，说明采样到第三个串行数据，第二个串行数据移位进移位寄存器中；以此类推，当计数器信号cnt为7时，说明采样到第七个串行数据，第六个串行数据移位进移位寄存器中；当计数器信号cnt重新回到0时，说明采样到第八个串行数据，第七个串行数据移位进移位寄存器中。
此时第八个数据没有必要再移位进移位寄存器单元中去啦(同时在根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift的前提条件下的方案中也没有第9个移位时钟信号sck_shift的上升沿来进行移位操作了，电路将前七个已移位进移位寄存器单元的数据shift_reg_syn_d[data_len:1]拼接上第八个采样数据SDI_S_syn一起送入接收数据缓存单元中去。
信号处理过程中，在第8个采样时钟同步上升沿信号sck_sample_syn_pos的这个时刻点，第八个数据正在进行采样，第八个采样数据SDI_S_syn还处于不稳定状态。移位寄存器同步信号shift_reg_syn经过D触发器后生成移位寄存器同步延时信号shift_reg_syn_d，采样时钟同步上升沿信号sck_sample_syn_pos经过D触发器后生成采样时钟取上升沿延时信号sck_sample_syn_pos_d，通俗来说就是各延时一个主频时钟信号CLK周期的时间，等第八个采样数据SDI_S_syn采样刚完成稳定以后，移位寄存器同步延时信号shift_reg_syn_d[data_len:1]拼接上第八个采样数据SDI_S_syn在载出触发信号send_time高有效时刻点一起送入接收数据缓存单元中去。
同步缓存模块主要功能为：
当通过采样时钟信号sck_sample采样到一帧数据的最后一位时，需要将移位寄存器信号shift_reg以及串行采样数据信号SDI_S的最后一位与主频时钟信号CLK同步后送入接收数据缓存模块中；即移位寄存器单元输出的移位寄存器信号shift_reg将串行采样数据信号SDI_S中除最后一位的其他位数据和当前完成采样的串行采样数据信号SDI_I_S拼接送入接收数据缓存模块中；
同步缓存模块的具体操作为：
串行采样数据信号SDI_I_S经过串行采样信号同步单元，在主频时钟信号CLK的同步下，成为串行采样数据同步信号SDI_I_S_syn；移位寄存器单元输出的移位寄存器信号shift_reg经过移位寄存器同步单元，在主频时钟信号CLK的同步下，成为移位寄存器同步信号shift_reg_syn，该移位寄存器同步信号shift_reg_syn再通过第十一D触发器DFF11延时一拍，生成延时信号——移位寄存器同步延时信号shift_reg_syn_d；将生成的串行采样数据同步信号SDI_I_S_syn、移位寄存器同步延时信号shift_reg_syn_d[data_len:1]进行拼接(其中data_len是一个常数，表明数据帧位数)，并在载出触发信号send_time高有效的时间点将二者共同送入接收数据缓存单元中去，即将与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S送入接收数据缓存单元。
从图14至图17中可以分别看出所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift的情况下，以及所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift的情况下，所对应的各个信号之间的相位关系。其中，图14为根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift的时序图；图15为根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift的时序图；图16为显示载出触发信号send_time在根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，与其他信号的相位关系的时序图；图17为显示载出触发信号send_time在根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，与其他信号的相位关系的时序图。
在电路结构的工作过程中，在载出触发信号send_time的触发时机前，通信时钟信号SCK、片选信号CS、采样时钟信号sck_sample、移位时钟信号sck_shift、移位寄存器信号shift_reg、外到内串行数据输入信号SDI_I及串行采样数据信号SDI_I_S是同步的，同属一个时钟域内，这个时钟域与主频时钟信号CLK异步。
主频时钟信号CLK、同步后的采样时钟信号sck_sample_syn、计数器信号cnt、采样时钟同步下降沿信号sck_sample_syn_neg、采样时钟同步上升沿信号sck_sample_syn_pos、采样时钟取上升沿延时信号sck_sample_syn_pos_d、串行采样数据同步信号SDI_I_S_syn、移位寄存器同步信号shift_reg_syn、移位寄存器同步延时信号shift_reg_syn_d等这些信号是同步的，同属一个时钟域内，存储数据的“接收数据缓存模块”在主频时钟信号CLK时间域内，对“接收数据缓存模块”的操作必须在主频时钟信号CLK下完成，所以移位寄存器信号shift_reg中的移位数据必须先在主频时钟信号CLK下同步为移位寄存器同步信号shift_reg_syn才可以继续下面的操作，同理串行采样数据信号SDI_I_S也必须在主频时钟信号CLK下同步为串行采样数据同步信号SDI_I_S_syn才可以继续下面的操作。
所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
从图14至图17中可以看出生成载入触发信号load_time的载入触发模块中，除移位寄存器单元的输出信号移位寄存器信号shift_reg与移位时钟信号sck_shift的时钟相位同步外，其他信号均与主频时钟信号CLK同步，以保证数字电路设计的可靠性。
由图9、图16及图17可看出生成载出触发信号send_time是一个高有效信号，载出触发模块中，经过第五比较器EQU5将计数器信号cnt与0对比后，提取出cnt＝＝0的时刻，采样时钟信号sck_sample经过与主频时钟信号CLK同步和取沿操作生成采样时钟同步上升沿信号sck_sample_syn_pos，该信号再经过第三D触发器DFF3延时一拍，生成采样时钟同步上升沿延时信号sck_sample_syn_pos_d，最后经过第二与门AND2后生成载出触发信号send_time。
采用本发明的实现串行接口全双工通信的主机芯片的电路结构，通过经由双向时钟信号输入输出PAD口生成的输入时钟信号SCK_I对经由串行数据输入PAD口生成的外到内串行数据输入信号SDI_I串行数据输入PAD口接收的数据进行解码，并使得通信时钟信号SCK的相位与串行数据输出PAD口输出的串行数据输出信号SDO的相位一致，以确保不会因双向PAD口延时造成的采样/移位出错的问题。该采用本发明的实现串行接口全双工通信的主机芯片的电路结构具备信息传输准确率高、性能优越、成本低的特点，具备广泛的适应性。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
Claims (13)
1.一种实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述主机芯片包括串行数据输入PAD口、串行数据输出PAD口、双向时钟信号输入输出PAD口及时钟生成模块；
外部的串行数据输入信号SDI经由所述的串行数据输入PAD口输入后，生成外到内串行数据输入信号SDI_I；
所述的时钟生成模块用于生成内部时钟信号SCK_O，所述的时钟生成模块与所述的双向时钟信号输入输出PAD口的内接端第一端相连接；
所述的内部时钟信号SCK_O经由所述的双向时钟信号输入输出PAD口的内接端第一端输出后，生成通信时钟信号SCK从所述的双向时钟信号输入输出PAD口的外接端输出，并经由所述的双向时钟信号输入输出PAD口的内接端第二端生成输入时钟信号SCK_I输出，所述的输入时钟信号SCK_I用于对所述的外到内串行数据输入信号SDI_I进行解码；
其中，所述的通信时钟信号SCK的相位与所述的串行数据输出PAD口输出的串行数据输出信号SDO的相位一致。
2.根据权利要求1所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的双向时钟信号输入输出PAD口包括输出缓冲器及输入缓冲器；
所述的输出缓冲器的输入端构成所述的双向时钟信号输入输出PAD口的内接端第一端；所述的输入缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的内接端第二端；所述的输出缓冲器的输出端与所述的输入缓冲器的输入端相连接；
且所述的输出缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的外接端。
3.根据权利要求1所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括辅助时钟生成模块；
所述的辅助时钟生成模块的第一端与所述的时钟生成模块相连接，接收所述的内部时钟信号SCK_O；所述的辅助时钟生成模块的第二端与所述的双向时钟信号输入输出PAD口的第二端相连接，接收所述的输入时钟信号SCK_I；
所述的辅助时钟生成模块根据所述的内部时钟信号SCK_O生成移位时钟信号sck_shift；
所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I生成采样时钟信号sck_sample。
4.根据权利要求3所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I输入第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O作为所述的移位时钟信号sck_shift输出；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I作为所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O输入第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。
5.根据权利要求4所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括移位模块、采样模块；
所述的采样模块的第一输入端接所述的外到内串行数据输入信号SDI_I；
所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
由所述的采样时钟信号sck_sample触发所述的采样模块对所述的外到内串行数据输入信号SDI_I进行采样操作，生成串行采样数据信号SDI_I_S；
由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的内部串行数据输出信号SDO_O，所述的内部串行数据输出信号SDO_O经由所述的串行数据输出PAD口输出后生成所述的串行数据输出信号SDO。
6.根据权利要求5所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括同步缓存模块、发送数据缓存模块及接收数据缓存模块；
所述的同步缓存模块获取所述的串行采样数据信号SDI_I_S，并将所述的串行采样数据信号SDI_I_S与所述的主频时钟信号CLK同步；
所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；
由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S中的第一位数据位采样完成还未开始移位前的时刻；
且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
7.根据权利要求6所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的载入触发信号load_time由载入触发模块生成，
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，
所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门、第二与非门、第一比较器、第二比较器及第一D触发器；
所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门的第一端及所述的第二与非门的第一端相连接；
所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器的第一输入端、所述的第二比较器的第一输入端以及所述的第一计数器生成单元的反馈端相连接；
所述的第一比较器的第二输入端接零，所述的第一比较器的输出端与所述的第一与非门的第二端相连接，所述的第一与非门的输出端与所述的第一D触发器的置位端相连接；
所述的第二比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器的输出端与所述的第二与非门的第二端相连接，所述的第二与非门的输出端与所述的第一D触发器的复位端相连接；
所述的第一D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器的Q输出端与所述的第一D触发器的输入端相连接，所述的第一D触发器的Q非输出端输出所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，
所述的主机芯片还包括片选信号生成模块及第一或门，所述的片选信号生成模块用于生成片选信号CS，所述的第一或门的第一输入端接所述的采样时钟信号sck_sample，所述的第一或门的第二输入端接所述的片选信号CS，所述的第一或门的输出端输出片选采样时钟信号sck_sample’；
所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门、第四与非门、第三比较器、第四比较器、第一与门、第三反相器及第二D触发器；
所述的第二采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门的第一端及所述的第四与非门的第一端相连接；
所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；
所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单元的第三端接所述的片选同步信号CS_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器的第一输入端、所述的第四比较器的第一输入端以及所述的第二计数器生成单元的反馈端相连接；
所述的第三比较器的第二输入端接零，所述的第三比较器的输出端与所述的第三与非门的第二端相连接，所述的第三与非门的输出端与所述的第二D触发器的置位端相连接；
所述的第四比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器的输出端与所述的第四与非门的第二端相连接，所述的第四与非门的输出端与所述的第一与门的第一输入端相连接；
所述的第三反相器的输入端接所述的片选同步上升沿信号CS_syn_pos，所述的第三反相器的输出端与所述的第一与门的第二输入端相连接，所述的第一与门的输出端与所述的第二D触发器的复位端相连接；
所述的第二D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第二D触发器的Q输出端与所述的第二D触发器的输入端相连接，所述的第二D触发器的Q非输出端输出所述的载入触发信号load_time。
8.根据权利要求7所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器、第三采样时钟同步并取沿单元、第三D触发器及第二与门；
所述的第五比较器的第一输入端接零，所述的第五比较器的第二输入端接所述的计数器信号cnt，所述的第五比较器的输出端与所述的第二与门的第一输入端相连接；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample；所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；
由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；
所述的第三D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第三D触发器的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三D触发器的Q输出端与所述的第二与门的第二输入端相连接；
所述的第二与门的输出端输出所述的载出触发信号send_time。
9.根据权利要求8所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，
所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，所述的同步并取下降沿单元包括：第四D触发器、第五D触发器、第六D触发器、第四反相器及第三与门；
所述的第四D触发器的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四D触发器的时钟输入端、所述的第五D触发器的时钟输入端及所述的第六D触发器的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；
所述的第四D触发器的Q输出端与所述的第五D触发器的输入端相连接；所述的第五D触发器的Q输出端分别与所述的第六D触发器的输入端及所述的第四反相器的输入端相连接；
所述的第四反相器的输出端与所述的第三与门的第一输出端相连接；所述的第六D触发器的Q输出端与所述的第三与门的第二输出端相连接；所述的第三与门的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；
所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，所述的同步并取上升沿单元包括：第七D触发器、第八D触发器、第九D触发器、第五反相器及第四与门；
所述的第七D触发器的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七D触发器的时钟输入端、所述的第八D触发器的时钟输入端及所述的第九D触发器的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；
所述的第七D触发器的Q输出端与所述的第八D触发器的输入端相连接；所述的第八D触发器的Q输出端分别与所述的第九D触发器的输入端及所述的第四与门的第一输入端相连接；所述的第八D触发器的Q输出端构成所述的片选信号同步并取沿单元的第一输出端；
所述的第九D触发器的Q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；
所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。
10.根据权利要求7所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，
所述的采样模块包括第十D触发器，所述的第十D触发器的输入端构成所述的采样模块的第一输入端；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的第十D触发器的时钟输入端接所述的采样时钟信号sck_sample；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的第十D触发器的时钟输入端接所述的片选采样时钟信号sck_sample’；
所述的第十D触发器的Q输出端输出所述的串行采样数据信号SDI_I_S。
11.根据权利要求10所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的移位模块包括移位寄存器单元；
所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift；当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的主机芯片还包括第六反相器及第五与门，所述的片选信号CS通过所述的第六反相器输入所述的第五与门的第一输入端，所述的第五与门的第二输入端接所述的移位时钟信号sck_shift，所述的第五与门的输出端输出片选移位时钟信号sck_shift’，所述的移位寄存器单元的时钟输入端接所述的片选移位时钟信号sck_shift’；
所述的移位寄存器单元的第一输出端输出所述的内部串行数据输出信号SDO_O。
12.根据权利要求11所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一D触发器；
所述的串行采样信号同步单元的第一输入端与所述的第十D触发器的Q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号CLK，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；
所述的第十D触发器的Q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号CLK，所述的移位寄存器同步单元的输出端与所述的第十一D触发器的输入端相连接，所述的第十一D触发器的时钟输入端接所述的主频时钟信号CLK，所述的第十一D触发器的Q输出端与所述的接收数据缓存模块的第二输入端相连接；
所述的接收数据缓存模块的第三输入端接所述的主频时钟信号CLK，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；
由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一D触发器的Q输出端输出的信号拼接后组成所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_I_S。
13.根据权利要求12所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二D触发器及第十三D触发器；
所述的第十二D触发器的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二D触发器的时钟输入端与所述的第十三D触发器的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二D触发器的Q输出端与所述的第十三D触发器的输入端相连接；所述的第十三D触发器的Q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。
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