CN113517008B - 一种动态钳位存内计算电路、存储器以及电子设备 - Google Patents
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Abstract
本发明提供一种动态钳位存内计算电路、存储器以及电子设备，包括计算阵列、模数转换器、钳位晶体管组、钳位控制器、位线、源线以及多条字线；计算阵列包括多个单元，每个单元包括晶体管与存储器，存储器的一个电极与晶体管的漏极相连，另一个电极与位线相连，晶体管的源极与源线相连，晶体管的栅极与字线相连；模数转换器与位线相连，用于得到位线电压；钳位晶体管组包括多个并联的钳位晶体管，钳位晶体管的源极与位线相连，钳位晶体管的漏极接地，钳位晶体管的栅极与钳位控制器相连；钳位控制器用于根据多条字线中开启的字线的数量，控制导通的钳位晶体管的数量。本发明可以降低硬件开销，减小位线上的电流，并将位线电压控制在预定范围内。
Description
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种动态钳位存内计算电路、存储器以及电子设备。
背景技术
在过去的20多年中，处理器的性能以每年大约55％速度快速提升，而内存性能的提升速度则只有每年10％左右。长期累积下来，不均衡的发展速度造成了当前内存的存取速度严重滞后于处理器的计算速度，内存瓶颈导致高性能处理器难以发挥出应有的功效，这对日益增长的高性能计算形成了极大的制约，也就是所谓的阻碍计算性能提升的“内存墙”。
为解决“内存墙”问题，越来越大研究人员把目光转向存内计算，存内运算的主要改进就是把计算嵌入到内存里面去，通过内存直接完成存储与计算的功能，在读写数据的同时完成运算，从而减少了计算过程中的数据存取的耗费。
但是，参考图1所示的现有的存内计算电路的电路图，可以看出，现有的存内计算电路仍存在一定的缺陷，例如：现有的存内计算的读出电路设计较为复杂，位线电流经过跨阻放大器转换为电压后再经过模数转换器读出，导致CMOS工艺下需要的晶体管数目较多，硬件开销较大；并且当输入值个数增加时，传统存内计算电路的输出值的范围会随之正比例增大，高维度大规模的计算中存在输出范围过宽的问题，对后级的模数转换器设计提出挑战；此外，当输入值个数增加时，也会使开启的字线数目增加，进而使位线上的电流随之增大，导致金属导线过热，从而使电路失效，甚至损坏电路。
发明内容
本发明的目的是提供一种动态钳位存内计算电路、存储器以及电子设备，以降低硬件开销，减小位线上的电流，并将位线电压控制在预定范围内。
为达到上述目的，本发明实施例提供一种动态钳位存内计算电路，包括：
计算阵列、模数转换器、钳位晶体管组、钳位控制器、位线、源线以及多条字线；
其中，所述计算阵列包括多个单元，每个单元包括晶体管与存储器，所述存储器的一个电极与所述晶体管的漏极相连，所述存储器的另一个电极与所述位线相连，所述晶体管的源极与所述源线相连，所述晶体管的栅极与所述字线相连；
所述模数转换器与所述位线相连，用于得到所述位线的电压；
所述钳位晶体管组包括多个并联的钳位晶体管，每个钳位晶体管的源极与所述位线相连，每个钳位晶体管的漏极接地，每个钳位晶体管的栅极与所述钳位控制器相连；
所述钳位控制器用于根据所述多条字线中开启的字线的数量，控制所述钳位晶体管组中导通的钳位晶体管的数量，以使所述位线的电压处于预定范围内。
本发明实施例还提供一种存储器，包括以上所述的动态钳位存内计算电路。
本发明实施例还提供一种电子设备，包括以上所述的存储器。
由以上本发明实施例提供的技术方案可见，本发明无需使用跨阻放大器就能实现输出电流到电压的转换，节约了晶体管数目，减小电路面积，从而降低了硬件开销。钳位控制器通过通断选择信号控制钳位晶体管组中导通的钳位晶体管的数量，使位线的电压处于预定范围内，从而实现不同数量的输入值都能够得到固定的输出范围，减轻了模数转换器设计压力。并且由于加入了偏置电压较低的钳位晶体管，使得位线上串联的电阻变大，从而缓解输入值量个数增加导致的位线电流过大的问题，增加了输入的并行度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的存内计算电路的电路图；
图2是本发明提供的对位线电压进行动态钳位的流程图；
图3是本发明提供的一种动态钳位存内计算电路的电路图；
图4是本发明提供的另一种动态钳位存内计算电路的电路图；
图5中(a)是开启8条字线时的钳位晶体管的工作状态图，图5中(b)是开启8条字线时位线电压与乘积累加结果的图像；
图6中(a)是开启16条字线时的钳位晶体管的工作状态图，图6中(b)是开启16条字线时位线电压与乘积累加结果的图像；
图7中(a)是开启32条字线时的钳位晶体管的工作状态图，图7中(b)是开启32条字线时位线电压与乘积累加结果的图像。
附图标记说明：
1-晶体管；2-存储器；3-字线；4-位线；5-源线；6-模数转换器；7-跨阻放大器；8-钳位晶体管；9-钳位控制器；10-多路选择器。
具体实施方式
下面将结合附图和具体实施方式，对本发明的技术方案作详细说明，应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落入本发明所附权利要求所限定的范围内。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
本发明实施例提供的一种动态钳位存内计算电路，可以包括：
计算阵列、模数转换器、钳位晶体管组、钳位控制器、位线(Bit Line，简写为BL)、源线(Source Line，简写为SL)以及多条字线(Word Line，简写为WL)；
其中，所述计算阵列包括多个单元，每个单元包括晶体管与存储器，所述存储器的一个电极与所述晶体管的漏极相连，所述存储器的另一个电极与所述位线相连，所述晶体管的源极与所述源线相连，所述晶体管的栅极与所述字线相连；
所述模数转换器与所述位线相连，用于得到所述位线的电压；
所述钳位晶体管组包括多个并联的钳位晶体管，每个钳位晶体管的源极与所述位线相连，每个钳位晶体管的漏极接地，每个钳位晶体管的栅极与所述钳位控制器相连；
所述钳位控制器用于根据所述多条字线中开启的字线的数量，控制所述钳位晶体管组中导通的钳位晶体管的数量，以使所述位线的电压处于预定范围内。
可以看出，本发明提供的动态钳位存内计算电路相当于一组并联的存储器与一组并联的钳位晶体管在源线和地之间串联，中间节点电压(位线的电压)取决于二者的分压，显然，字线开启数量会使并联的存储器的数量增加，从而使并联的存储器的阻值发生改变，进而使二者的分压发生变化，因此无需使用跨阻放大器就能实现输出电流到电压的转换，节约了晶体管数目，减小电路面积，降低了硬件开销。钳位控制器通过通断选择信号控制钳位晶体管组中导通的钳位晶体管的数量，使位线的电压处于预定范围内，从而实现不同数量的输入值都能够得到固定的输出范围，减轻了模数转换器设计压力。并且由于加入了偏置电压较低的钳位晶体管，使得位线上串联的电阻变大，从而缓解输入值量个数增加导致的位线电流过大的问题。
参考图2所示，为本发明提供的对位线电压进行动态钳位的流程图，从图2中可以看出，钳位控制器中包含计数器，计数器输出字线开启的数量，再产生对应的通断选择信号，即CLP_SEL信号，并通过所述CLP_SEL信号控制所述钳位晶体管组中导通的钳位晶体管的数量，以使所述位线的电压处于预定范围内。
考虑到动态钳位存内计算电路包含多条位线时，可以通过调节字线和位线的电压，使得计算阵列中的每个单元都可以被随机地、独立地选取，并且选中的单元和未选中的单元可以被隔离开，不会有串扰，因此，可以在动态钳位存内计算电路中配置多条位线，其中，每条位线可以与一个模数转换器相连，但考虑到模数转换器所占电路的面积往往大于计算阵列的列间距，因此，还可以使多条位线与一个多路选择器相连，再将所述多路选择器与一个模数转换器相连。
具体的，参考图3所示，为每条位线与一个模数转换器相连的电路图，参考图4所示，为多条位线与一个多路选择器相连，再将所述多路选择器与一个模数转换器相连的电路图。
具体的，计算阵列中的晶体管可以为NMOS管。实际应用中，在需要不同的高阻态和低阻态的电阻值时，存储器可以为阻变存储器或相变存储器，当存储器为阻变存储器时，存储器的材料可以是金属氧化物，也可以是硫化物，还可以是有机介质材料；当存储器为相变存储器时，存储器的材料可以是Ge2Sb2Ted5的相变材料。
具体的，钳位晶体管组中的各个钳位晶体管的尺寸可以相同，钳位晶体管可以为NMOS管，并且为了使钳位晶体管的栅极电压较低，具有一定的导通电阻，可以将钳位晶体管的偏置电压设置为0.55V～0.75V。
下面通过一个具体的实施例来进一步说明本发明的动态钳位存内计算电路。
参考图5中(a)所示，为开启8条字线时的钳位晶体管的工作状态图，可以看出在开启8条字线时，钳位控制器通过信号CLP_SEL[0]＝VDD，使钳位晶体管组中的一个钳位晶体管导通，从而使该钳位晶体管接入电路，通过信号CLP_SEL[1]＝0，……，CLP_SEL[k]＝0，使钳位晶体管组中的其他钳位晶体管不导通。参考图5中(b)所示，为开启8条字线时，位线电压与乘积累加结果的图像，其中，乘积累加结果为输入值和存储值的乘积的累加，输入值为字线施加的电平，存储值为存储器的阻值。可以看出，通过钳位晶体管组，位线电压被钳位在0.05V至0.4V之间。
参考图6中(a)所示，为开启16条字线时的钳位晶体管的工作状态图，可以看出在开启16条字线时，钳位控制器通过信号CLP_SEL[0]＝VDD，CLP_SEL[1]＝VDD，使钳位晶体管组中的两个钳位晶体管导通，从而使这两个钳位晶体管接入电路，通过信号CLP_SEL[2]＝0，……，CLP_SEL[k]＝0，使钳位晶体管组中的其他钳位晶体管不导通。参考图6中(b)所示，为开启16条字线时，位线电压与乘积累加结果的图像，可以看出通过两个导通的钳位晶体管，在开启16条字线时，位线电压依然被钳位在0.05V至0.4V之间。
参考图7中(a)所示，为开启32条字线时的钳位晶体管的工作状态图，可以看出在开启32条字线时，钳位控制器通过信号CLP_SEL[0]＝VDD，CLP_SEL[1]＝VDD，CLP_SEL[2]＝VDD，使钳位晶体管组中的两个钳位晶体管导通，从而使这两个钳位晶体管接入电路，通过信号CLP_SEL[3]＝0，……，CLP_SEL[k]＝0，使钳位晶体管组中的其他钳位晶体管不导通。参考图7中(b)所示，为开启32条字线时，位线电压与乘积累加结果的图像，可以看出通过三个导通的钳位晶体管，在开启32条字线时，位线电压仍然被钳位在0.05V至0.4V之间。
本发明实施例还提供一种存储器，包括以上所述的动态钳位存内计算电路。
本发明实施例还提供一种电子设备，包括以上所述的存储器。电子设备可以是手机、平板电脑、可穿戴设备、台式电脑、一体机等等，对此本发明不做限定。
本说明书中的上述各个实施方式均采用递进的方式描述，各个实施方式之间相同相似部分相互参照即可，每个实施方式重点说明的都是与其他实施方式不同之处。
以上所述仅为本发明的几个实施方式，虽然本发明所揭露的实施方式如上，但所述内容只是为了便于理解本发明的技术方案而采用的实施方式，并非用于限定本发明。任何本发明所属技术领域的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施方式的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附权利要求书所界定的范围为准。
Claims (8)
1.一种动态钳位存内计算电路，其特征在于，包括：
计算阵列、模数转换器、钳位晶体管组、钳位控制器、位线、源线以及多条字线；
其中，所述计算阵列包括多个单元，每个单元包括晶体管与存储器，所述存储器的一个电极与所述晶体管的漏极相连，所述存储器的另一个电极与所述位线相连，所述晶体管的源极与所述源线相连，所述晶体管的栅极与所述字线相连；
所述模数转换器与所述位线相连，用于得到所述位线的电压；
所述钳位晶体管组包括多个并联的钳位晶体管，每个钳位晶体管的源极与所述位线相连，每个钳位晶体管的漏极接地，每个钳位晶体管的栅极与所述钳位控制器相连；
所述钳位控制器包括计数器，所述计数器输出字线开启的数量，所述钳位控制器用于根据所述多条字线中开启的字线的数量，产生通断选择信号，通过所述通断选择信号控制所述钳位晶体管组中导通的钳位晶体管的数量，以使所述位线的电压处于预定范围内。
2.根据权利要求1所述的动态钳位存内计算电路，其特征在于，在所述动态钳位存内计算电路包括多条位线的情况下，每条位线与一个模数转换器相连；或多条位线与一个多路选择器相连，所述多路选择器与一个模数转换器相连。
3.根据权利要求1所述的动态钳位存内计算电路，其特征在于，所述钳位控制器根据所述多条字线中开启的字线的数量，产生对应的通断选择信号，并通过所述通断选择信号控制所述钳位晶体管组中导通的钳位晶体管的数量。
4.根据权利要求1所述的动态钳位存内计算电路，其特征在于，其中，所述计算阵列中的所述晶体管为NMOS管。
5.根据权利要求1所述的动态钳位存内计算电路，其特征在于，所述存储器为阻变存储器或相变存储器。
6.根据权利要求1所述的动态钳位存内计算电路，其特征在于，所述钳位晶体管为NMOS管，所述钳位晶体管的偏置电压为0.55V～0.75V。
7.一种存储器，其特征在于，包括权利要求1至6中任意一项所述的动态钳位存内计算电路。
8.一种电子设备，其特征在于，包括权利要求7所述的存储器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20211019 Assignee: Beijing Aijie Kexin Technology Co.,Ltd. Assignor: Institute of Microelectronics of the Chinese Academy of Sciences Contract record no.: X2025990000125 Denomination of invention: A dynamic clamping internal computing circuit, memory, and electronic device Granted publication date: 20240611 License type: Common License Record date: 20250324 |