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CN113299626B - 一种多芯片封装用的导电组件及其制作方法 - Google Patents

一种多芯片封装用的导电组件及其制作方法 Download PDF

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Abstract

本申请提供一种多芯片封装用的导电组件及其制作方法，包括封装体，封装体为具有六个表面的方体；封装体的内部设置有空间互连线路，空间互连线路用于将封装体的至少两个表面实现电性连接。本申请将多个芯片的互连线路集成于具有六个表面的方体封装体内，形成空间互连线路，可将封装体的至少两个表面实现电性连接，从而只需在该封装体的表面对应贴装芯片，即可实现多芯片封装，可大大缩短导电路径，减少对信号传输的影响。

Description

一种多芯片封装用的导电组件及其制作方法
技术领域
本申请涉及芯片封装领域，具体涉及一种多芯片封装用的导电组件及其制作方法。
背景技术
现代电子信息技术飞速发展，电子产品逐渐向小型化、便携化、多功能化方向发展。随着电子产品朝着小型化发展， 其封装结构也朝着高密度、高精度、细间距、高可靠、多层化以及高速传输等方向发展。
目前，三维集成技术得到快速发展。三维集成技术是指利用多芯片堆叠封装工艺将两个或多个芯片进行堆叠封装，并在多个芯片之间形成线路互连，可有效利用封装空间，实现更高的集成度，且将芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小。但目前的三维集成技术依旧存在很多问题，比如，每堆叠一层芯片，则需要采用TSV(Through Silicon Via，硅通孔)、TMV(Through Molding Via，塑封通孔)或TGV(ThroughGlass Via，玻璃通孔)进行打孔，再通过在孔中电镀沉铜来实现不同层的芯片之间的互连，多层芯片之间的导电组件的设置较为分散，导电路径长，影响信号的传输，且使得芯片封装工序较为繁杂，增加生产成本。
因此，现有技术中急需改进。
发明内容
本申请实施例的目的在于提供一种多芯片封装用的导电组件及其制作方法，解决现有的多芯片封装中线路设置较为分散的问题，可以大大缩短芯片之间的导电路径，减少对信号传输的影响。
本申请实施例提供了一种多芯片封装用的导电组件，包括封装体，所述封装体为具有六个表面的方体；所述封装体的内部设置有空间互连线路，所述空间互连线路用于将所述封装体的至少两个表面实现电性连接。
优选地，本申请实施例的多芯片封装用的导电组件中，所述空间互连线路由多个异形键合丝电性连接而成。
优选地，本申请实施例的多芯片封装用的导电组件中，所述封装体的材料为环氧树脂与二氧化硅的机械混合物、ABF或聚酰亚胺中的一种介电材料。
优选地，本申请实施例的多芯片封装用的导电组件中，所述封装体的至少两个表面上设置有金属凸块，所述金属凸块与所述空间互连线路电性连接。
优选地，本申请实施例的多芯片封装用的导电组件中，所述金属凸块为锡焊料、银焊料或金锡合金焊料中的一种。
本申请实施例还提供一种多芯片封装用的导电组件的制作方法，包括以下步骤：
W、层叠制作多个平面线路层，每一所述平面线路层包括封装层以及预设线路，并使得多个预设线路电性连接从而形成空间互连线路，且多个封装层连接从而形成封装体。
优选地，本申请实施例的多芯片封装用的导电组件的制作方法中，在所述步骤W之中，包括以下步骤：
A1、提供载板，于所述载板沿其厚度方向的一侧面层叠制作多个大板级平面线路层；每一所述大板级平面线路层包括大板级封装层以及大板级预设线路，并使得多个大板级预设线路电性连接从而形成大板级空间互连线路，且多个大板级封装层连接从而形成大板级封装体；
A2、卸除所述载板，并对所述大板级封装体进行切割，从而得到多个封装体；所述封装体的内部设置有空间互连线路，所述空间互连线路用于将所述封装体的至少两个表面实现电性连接。
优选地，本申请实施例的多芯片封装用的导电组件的制作方法中，在所述步骤A1之中，每个大板级平面线路层的制作包括以下步骤：
S1、提供感光干膜或感光油墨，对所述感光干膜或所述感光油墨进行曝光、显影，形成第一图案化通孔；
S2、于所述第一图案化通孔中电镀沉铜以形成大板级预设线路；
S3、将所述感光干膜或感光油墨进行退膜处理以形成介电填充区域，并于所述介电填充区域设置介电材料以形成大板级封装层，从而得到大板级平面线路层。
优选地，本申请实施例的多芯片封装用的导电组件的制作方法中，在所述步骤A1之中，每个大板级平面线路层的制作包括以下步骤：
R1、提供铜箔，对所述铜箔进行蚀刻以形成大板级预设线路，并形成第二图案化通孔；
R2、于所述第二图案化通孔中设置介电材料以形成大板级封装层，从而得到大板级线路层。
优选地，本申请实施例的多芯片封装用的导电组件的制作方法中，在所述步骤A1之中，每个大板级平面线路层的制作包括以下步骤：
T1、提供多个异形键合丝，将多个所述异形键合丝进行电性连接以形成大板级预设线路；
T2、采用介电材料对所述大板级预设线路进行塑封，所述介电材料固化后形成将所述大板级预设线路包裹在内的大板级封装层，从而得到大板级线路层。
有益效果：本申请实施例提供的多芯片封装用的导电组件，将多个芯片的互连线路集成于具有六个表面的方体封装体内，形成空间互连线路，可将封装体的至少两个表面实现电性连接，从而只需在该封装体的表面对应贴装芯片，即可实现多芯片封装，可大大缩短导电路径，减少对信号传输的影响。
附图说明
图1是本申请实施例的一种多芯片封装用的导电组件的结构示意图。
图2为本申请实施例一种多芯片封装用的导电组件的平面线路层的俯视图。
图3为图2俯视图沿A-A线所示处剖断而显示的端面图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“表面”、“内部”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请同时参照图1，图1是本申请一些实施例的一种多芯片封装用的导电组件的结构示意图。如图1所示，本申请实施例提供的一种多芯片封装用的导电组件，包括封装体100，封装体100为具有六个表面10的方体；封装体100的内部设置有空间互连线路20，空间互连线路20用于将封装体100的至少两个表面10实现电性连接。
需要说明的是，本申请实施例的多芯片封装用的导电组件中，空间互连线路20可由多个异形键合丝电性连接而成。
进一步地，本申请实施例的多芯片封装用的导电组件中，封装体100的材料为环氧树脂与二氧化硅的机械混合物、ABF或聚酰亚胺中的一种介电材料。采用介电材料制作的封装体100可起到绝缘作用，使得空间互连线路20之间的线路互不干扰。若空间互连线路20由多个异形键合丝电性连接而成，也可在封装之前，在异形键合丝上预先喷涂介电材料，再进行封装，也可以增加异形键合丝与封装体100之间的结合力。
具体地，本申请实施例的多芯片封装用的导电组件中，封装体100的至少两个表面10上设置有金属凸块30，金属凸块30与空间互连线路20电性连接。在实际应用中，金属凸块30为锡焊料、银焊料或金锡合金焊料中的一种，且金属凸块30为金属球结构，用于实现空间互连线路20的电性引出。
如图2和图3所示，图2为本申请实施例平面线路层110的俯视图，图3为图2俯视图沿A-A线所示处剖断而显示的端面图。本申请实施例还提供一种多芯片封装用的导电组件的制作方法，包括以下步骤：
W、层叠制作多个平面线路层110，每一平面线路层110包括封装层111以及预设线路112，并使得多个预设线路112电性连接从而形成空间互连线路20，而多个封装层111连接从而形成封装体100。
具体地，可通过大板封装的方式一次性制作多个多芯片封装用的导电组件，可大大提高生产效率。由此，在所述步骤W之中，具体包括以下步骤：
A1、提供载板，于载板沿其厚度方向的一侧面层叠制作多个大板级平面线路层；每一大板级平面线路层包括大板级封装层以及大板级预设线路，并使得多个大板级预设线路电性连接从而形成大板级空间互连线路，而多个大板级封装层连接从而形成大板级封装体；
A2、卸除载板，并对大板级封装体进行切割，从而得到多个封装体；每个封装体的内部设置有空间互连线路20，空间互连线路20用于将封装体100的至少两个表面10实现电性连接。
具体地，在步骤A1之中，每个大板级平面线路层可通过多种方式进行制作，以下通过3个实施例对每个大板级平面线路层的形成进行阐述。
实施例1
在实施例1的步骤A1之中，每个大板级平面线路层的制作具体包括以下步骤：
S1、提供感光干膜或感光油墨，对所述感光干膜或所述感光油墨进行曝光、显影，形成第一图案化通孔；
S2、于所述第一图案化通孔中电镀沉铜以形成大板级预设线路；
S3、将所述感光干膜或感光油墨进行退膜处理以形成介电填充区域，并于所述介电填充区域设置介电材料以形成大板级封装层，从而得到大板级平面线路层。
实施例2
在实施例2的步骤A1之中，每个大板级平面线路层的制作具体包括以下步骤：
R1、提供铜箔，对所述铜箔进行蚀刻以形成大板级预设线路，并形成第二图案化通孔；
R2、于所述第二图案化通孔中设置介电材料以形成大板级封装层，从而得到大板级线路层。
在实际应用中，实施例1中通过感光干膜或感光油墨进行打孔，并电镀沉铜制作大板级平面线路层的方法，可减少激光打孔工序对线路的影响。而实施例2中通过对铜箔进行蚀刻的方式得到大板级平面线路层，工序更简单，可根据实际需求选择相应的方法制作大板级平面线路层。
实施例3
在实施例3的步骤A1之中，每个大板级平面线路层的制作具体包括以下步骤：
T1、提供多个异形键合丝，将多个所述异形键合丝进行电性连接以形成大板级预设线路；
T2、采用介电材料对所述大板级预设线路进行塑封，所述介电材料固化后形成将所述大板级预设线路包裹在内的大板级封装层，从而得到大板级线路层。
实施例3通过采用多个异形键合丝进行电性连接形成大板级预设线路，并采用介电材料对该大板级预设线路进行封装，得到大板级平面线路层，该制作方法简单，可使用于较为简单的线路。
本申请实施例提供的多芯片封装用的导电组件及其制作方法，将多个芯片的互连线路集成于具有六个表面的方体封装体内，形成空间互连线路，可将封装体的至少两个表面实现电性连接，从而只需在该封装体的表面对应贴装芯片，即可实现多芯片封装，可大大缩短导电路径，减少对信号传输的影响。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种多芯片封装用的导电组件的制作方法，其特征在于，包括以下步骤：W、层叠制作多个平面线路层，每一所述平面线路层包括封装层以及预设线路，并使得多个预设线路电性连接从而形成空间互连线路，且多个封装层连接从而形成封装体，所述封装体的材料为介电材料；
在所述步骤W之中，包括以下步骤：A1、提供载板，于所述载板沿其厚度方向的一侧面层叠制作多个大板级平面线路层；每一所述大板级平面线路层包括大板级封装层以及大板级预设线路，并使得多个大板级预设线路电性连接从而形成大板级空间互连线路，且多个大板级封装层连接从而形成大板级封装体；A2、卸除所述载板，并对所述大板级封装体进行切割，从而得到多个封装体；每个所述封装体的内部设置有空间互连线路，所述空间互连线路用于将所述封装体的至少两个表面实现电性连接。
2.根据权利要求1所述的多芯片封装用的导电组件的制作方法，其特征在于，在所述步骤A1之中，每个大板级平面线路层的制作包括以下步骤：S1、提供感光干膜或感光油墨，对所述感光干膜或所述感光油墨进行曝光、显影，形成第一图案化通孔；S2、于所述第一图案化通孔中电镀沉铜以形成大板级预设线路；S3、将所述感光干膜或感光油墨进行退膜处理以形成介电填充区域，并于所述介电填充区域设置介电材料以形成大板级封装层，从而得到大板级平面线路层。
3.根据权利要求1所述的多芯片封装用的导电组件的制作方法，其特征在于，在所述步骤A1之中，每个大板级平面线路层的制作包括以下步骤：R1、提供铜箔，对所述铜箔进行蚀刻以形成大板级预设线路，并形成第二图案化通孔；R2、于所述第二图案化通孔中设置介电材料以形成大板级封装层，从而得到大板级线路层。
4.根据权利要求1所述的多芯片封装用的导电组件的制作方法，其特征在于，在所述步骤A1之中，每个大板级平面线路层的制作包括以下步骤：T1、提供多个异形键合丝，将多个所述异形键合丝进行电性连接以形成大板级预设线路；T2、采用介电材料对所述大板级预设线路进行塑封，所述介电材料固化后形成将所述大板级预设线路包裹在内的大板级封装层，从而得到大板级线路层。
5.一种多芯片封装用的导电组件，其特征在于，所述导电组件利用如权利要求1-4任一项所述方法制备获取，所述导电组件包括封装体，所述封装体的材料为介电材料，所述封装体为具有六个表面的方体；所述封装体的内部设置有空间互连线路，所述空间互连线路用于将所述封装体的至少两个表面实现电性连接。
6.根据权利要求5所述的多芯片封装用的导电组件，其特征在于，所述空间互连线路由多个异形键合丝电性连接而成。
7.根据权利要求5所述的多芯片封装用的导电组件，其特征在于，所述封装体的材料为环氧树脂与二氧化硅的机械混合物、ABF或聚酰亚胺中的一种介电材料。
8.根据权利要求5所述的多芯片封装用的导电组件，其特征在于，所述封装体的至少两个表面上设置有金属凸块，所述金属凸块与所述空间互连线路电性连接。
9.根据权利要求8所述的多芯片封装用的导电组件，其特征在于，所述金属凸块为锡焊料、银焊料或金锡合金焊料中的一种。
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