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CN112310034A - 半导体器件 - Google Patents

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Publication number
CN112310034A
CN112310034A CN202010742796.3A CN202010742796A CN112310034A CN 112310034 A CN112310034 A CN 112310034A CN 202010742796 A CN202010742796 A CN 202010742796A CN 112310034 A CN112310034 A CN 112310034A
Authority
CN
China
Prior art keywords
conductive film
semiconductor device
base member
recess
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010742796.3A
Other languages
English (en)
Inventor
中岛郁夫
井上真吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Publication of CN112310034A publication Critical patent/CN112310034A/zh
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Abstract

本发明公开了一种半导体器件，包括半导体管芯、基部构件、侧壁、第一导电膜和第二导电膜以及第一导电引线和第二导电引线。基部构件具有导电主表面，该导电主表面包括安装半导体管芯的区域。侧壁包围该区域并且由介电体制成。侧壁包括第一部分和第二部分。第一导电膜和第二导电膜分别设置在第一部分和第二部分上，并且电连接到半导体管芯。第一导电引线和第二导电引线分别导电结合到第一导电膜和第二导电膜。第一部分和第二部分中的至少一个在其面对基部构件的后表面上包括凹部，并且该凹部在对应的导电膜下方的第一部分和第二部分中的所述至少一个与基部构件之间限定间隙。

Description

半导体器件
相关申请的交叉引用
本申请基于2019年8月2日提交的日本专利申请号2019-142839并要求其优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体器件。
背景技术
JP2012-038837A公开了一种用于例如将半导体管芯气密密封在用于高频率使用的半导体器件中的封装。该封装包括：基部(base)，该基部具有金属主表面；介电侧壁，该介电侧壁的底表面结合到基部的主表面；以及金属引线，该金属引线结合到与侧壁的底表面相反的一侧上的上表面。为了在用于半导体器件的外部电路和半导体管芯之间进行电连接，金属引线从封装中的侧壁的上表面横向延伸。
发明内容
本公开提供了一种半导体器件。该半导体器件包括半导体管芯、基部构件、侧壁、第一导电膜、第二导电膜、第一导电引线和第二导电引线。基部构件具有导电主表面，该导电主表面包括在其上安装半导体管芯的区域。侧壁设置在基部构件的导电主表面上，并且包围导电主表面的区域。侧壁由介电体制成。侧壁包括将所述区域夹在其间的第一部分和第二部分。第一导电膜设置在侧壁的第一部分上并且电连接到半导体管芯。第二导电膜设置在侧壁的第二部分上，并且电连接到半导体管芯。第一导电引线导电地结合到侧壁的第一部分上的第一导电膜。第二导电引线导电地结合到侧壁的第二部分上的第二导电膜。在该半导体器件中，基部构件的第一部分和第二部分中的至少一者在其面对基部构件的后表面上包括凹部，并且该凹部被构造成在对应的导电膜下方的侧壁的第一部分和第二部分的所述至少一者和基部构件之间限定间隙。
附图说明
通过参考附图对本公开的实施例的以下详细描述，将更好地理解前述和其它目的、方面和优点，其中：
图1是示出根据本公开实施例的半导体器件的立体图，
图2是图1中所示的半导体器件的平面图，
图3是沿着图2中的III-III线截取的半导体器件的截面图，
图4A和图4B是用于描述实施例的效果的示例的视图，其中图4A示出了在侧壁上未设置凹部的情况下的构造，图4B示出了在侧壁上设置有凹部的情况下的构造，
图5是根据改型示例的半导体器件的截面图，示出了对应于图2中的III-III线的截面，
图6是曲线图，该曲线示出了对于图1所示半导体器件和图5所示半导体器件估计导电膜的内部(TRL)中的反射特性(S11)的结果，
图7是曲线图，该曲线示出了对于以下两种器件中的每个器件进行900MHz的频率的模拟的示例，一个器件是其中图1中所示的半导体器件被安装在布线基底上的器件，另一个器件是将不设有间隙的比较示例的半导体器件安装在布线基底上的器件，并且示出了传输特性(S21)的频率依赖性，
图8是曲线图，该曲线示出了对于以下两种器件中的每个器件进行900MHz的频率的模拟的示例，一个器件是其中图1中所示的半导体器件被安装在布线基底上的器件，另一个器件是将不设有间隙的比较示例的半导体器件安装在布线基底上的器件，并且是示出反射特性(S11)的史密斯图，
图9是曲线图，该曲线示出了对于以下两种器件中的每个器件进行4.7GHz的频率的模拟的示例，一个器件是其中图5中所示的半导体器件被安装在布线基底上的器件，另一个器件是将不设有间隙的比较示例的半导体器件安装在布线基底上的器件，并且示出了传输特性(S21)的频率依赖性。
图10是曲线图，该曲线示出了对于以下两种器件中的每个器件进行4.7GHz的频率的模拟的示例，一个器件是其中图5中所示的半导体器件被安装在布线基底上的器件，另一个器件是将不设有间隙的比较示例的半导体器件安装在布线基底上的器件，并且是示出反射特性(S11)的史密斯图。
具体实施方式
[本公开要解决的问题]
当将具有内置半导体管芯的半导体器件安装在布线基底上时，根据相对于半导体管芯的信号输入和输出的频率，连接到半导体管芯的输入侧和输出侧的每个布线的电气长度变得重要。当信号频率相对较高时(例如，100MHz或更高)，可以通过适当设定电气长度来实现与半导体管芯匹配的阻抗。因此，可以减少信号的损失，并且可以抑制信号波形的劣化。
在现有技术的封装中，介电侧壁设置在基部和引线之间，并且它们构成微带线(MSL)。在封装的外部，MSL由构成布线基底的介电基底(例如，玻璃环氧树脂)和设置在该介电基底的前后处的布线图案构成，外部匹配电路由该MSL和电容器构成。前述电气长度是取决于这些MSL的长度而确定的。封装中MSL的长度取决于封装的大小。为了促进半导体器件的安装，期望封装尺寸是统一的。因此，在现有技术中，通过调节布线基底的MSL的长度来适当地设定电气长度。
然而，由于各种限制，可能难以仅通过布线基底来适当地设定MSL的电气长度。例如，由于构成布线基底的介电基底比半导体器件的封装的侧壁厚得多，因此布线基底的MSL的静电电容相对较小。因此，布线基底的MSL倾向于比封装的MSL更长。如果布线基底的MSL变长，则布线基底中的外部匹配电路所必需的面积增加。此外，这导致包括布线基底的整个器件的尺寸增加。
[本公开的效果]
根据本公开的一方面，无论封装的尺寸如何，都可以进一步延长(或缩短)封装的MSL的电气长度，并且可以容易地调节电气长度。
[本公开的实施例的描述]
将列举和描述本公开的实施例。根据本公开的一个实施例，提供了一种半导体器件，该半导体器件包括半导体管芯、基部构件、侧壁、第一导电膜、第二导电膜、第一导电引线和第二导电引线。基部构件具有导电主表面，该导电主表面包括在其上安装半导体管芯的区域。侧壁设置在基部构件的导电主表面上，并且包围导电主表面的区域。侧壁由介电体制成。侧壁包括将所述区域夹在其间的第一部分和第二部分。第一导电膜设置在侧壁的第一部分上，并且电连接到半导体管芯。第二导电膜设置在侧壁的第二部分上，并且电连接到半导体管芯。第一导电引线导电结合到侧壁的第一部分上的第一导电膜。第二导电引线导电结合到侧壁的第二部分上的第二导电膜。在该半导体器件中，基部构件的第一部分和第二部分中的至少一个在其面对基部构件的后表面上包括凹部，并且该凹部被构造成在位于对应的导电膜下方的侧壁的第一部分和第二部分的所述至少一个和基部构件之间限定间隙。
在该半导体器件中，侧壁在面对基部构件的表面上具有凹部。在第一导电膜或第二导电膜下方的侧壁与基部构件之间存在由凹部形成的间隙。因此，可以在该凹部的内表面上设置电连接到基部构件的主表面的第三导电膜。当设置这样的第三导电膜时，该部分中的微带线(MSL)的介电体的厚度变得比其它部分中的微带线的介电体的厚度更薄，因此MSL的静电电容增加。结果，电气长度可以被延长。即，无论封装尺寸如何，都可以进一步延长封装的MSL的电气长度，并且可以容易地调节包括布线基底的整个MSL的电气长度。另外，当在凹部的内表面上没有设置这种第三导电膜时，由于间隙(空气)的介电常数小于侧壁的介电常数，因此该部分中的MSL的静电电容变得比其它部分小。结果，可以缩短电气长度。即，无论封装尺寸如何，都可以进一步缩短封装的MSL的电气长度，并且可以容易地调节包括布线基底的整个MSL的电气长度。
作为一个实施例，半导体器件可以进一步包括设置在凹部的内表面上的第三导电膜。第三导电膜可以电连接到基部构件的主表面。如上所述，在本实施例中，存在间隙的部分中的MSL的介电体的厚度比其它部分中的MSL的介电体的厚度变得更薄，MSL的静电电容增加，因此可以延长电气长度。即，无论封装尺寸如何，都可以进一步延长封装的MSL的电气长度，并且可以容易地调节包括布线基底的整个MSL的电气长度。在该实施例中，第一导电膜、侧壁的第一部分和基部构件的主表面的一部分可以构成第一微带线，并且当第二部分包括凹部时，第二导电膜、侧壁的第二部分和基部构件的主表面的一部分可以构成第二微带线。当从相对于主表面的法线方向观察时，第二微带线的与凹部相重叠的部分中的特征阻抗可以比第一微带线或第二微带线的在法线方向上不与凹部相重叠的不同部分中的特征阻抗小至少10％。
作为一个实施例，在半导体器件中，可以在侧壁与基部构件之间的凹部的内表面上不设置导电膜。如上所述，在本实施例中，由于间隙(空气)的介电常数小于侧壁的介电常数，因此存在间隙的部分中的MSL的静电电容小于其它部分中的MSL的静电电容，因此可以缩短电气长度。即，无论封装尺寸如何，都可以进一步减小封装的MSL的电气长度，并且可以容易地调节包括布线基底的整个MSL的电气长度。在该实施例中，第一导电膜、侧壁的第一部分和基部构件的主表面的一部分可以构成第一微带线，并且当第二部分包括凹部时，第二导电膜、侧壁的第二部分和基部构件的主表面的一部分可以构成第二微带线。当从相对于主表面的法线方向观察时，第二微带线的与凹部重叠的部分中的特征阻抗可以比第一微带线或第二微带线的在法线方向上不与凹部重叠的不同部分中的特征阻抗高至少10％。
作为一个实施例，在半导体器件中，在与侧壁的第二部分的延伸方向相交的方向上，设置在第二部分中的凹部的宽度可以等于或大于侧壁的第二部分的宽度的一半。这样，通过将间隙相对于侧壁(第二部分)的宽度的比率设定为相对较大的量，从而增加了MSL的电气长度的变化量，因此可以延长电气长度的调节范围。
作为一个实施例，在半导体器件中，设置在第二部分中的凹部的两端中的至少一端可以在与侧壁的第二部分的延伸方向相交的方向上封闭。在该实施例中，可以抑制由于设置间隙而导致的侧壁机械强度的劣化。另外，可以维持封装的密封状态。
作为一个实施例，在半导体器件中，包括该凹部的第二部分在形成凹部的部分中的厚度可以等于或大于侧壁的不同部分中的厚度的30％。在该实施例中，可以抑制由于设置间隙而导致的侧壁机械强度的劣化。
作为一个实施例，在半导体器件中，设置在第二部分中的凹部的宽度可以在第二部分的延伸方向上比第二导电膜的宽度宽，使得当从相对于主表面的法线方向观察时，凹部从第二导电膜的两端扩展出。在该实施例中，可以在第二导电膜的整个宽度上使MSL的信号传输特性均匀，并且可以抑制对信号波形等的影响。
作为一个实施例，第二导电膜可包括位于第二部分的外边缘附近的外部部分和位于第二部分的内边缘附近的内部部分。在包括凹部的第二部分的延伸方向上，内部部分的宽度可以比外部部分的宽度短。当从相对于主表面的法线方向观察时，第二导电膜的内部部分可以与凹部重叠。在该实施例中，在第二部分的延伸方向上，第二导电膜的外部部分的宽度可以与第一导电膜的宽度大致相同。在与第二部分的延伸方向相交的方向上，第二导电膜的内部部分的长度可以比第二导电膜的外部部分的长度长。
作为一个实施例，在与第二部分的延伸方向相交的方向上，包括凹部的第二部分的宽度可以比第一部分的宽度长。作为另一个实施例，在与包括凹部的第二部分的延伸方向相交的方向上，第二导电膜的长度可以比第一导电膜的长度长。作为另一个实施例，半导体器件可以进一步包括匹配电路，该匹配电路设置在基部构件的导电主表面的在半导体管芯和侧壁的第一部分之间的区域上。半导体管芯可以通过匹配电路电连接到第一导电引线，使得匹配电路在半导体管芯和第一导电引线之间进行阻抗匹配。
[本公开的实施例的描述]
下面将参考附图描述本公开的半导体器件的具体示例。本发明不限于这些示例。本发明由权利要求书指示，并且意图包括与权利要求书等同的含义和范围内的所有改变。在下面的描述中，在附图的描述中，将相同的附图标记分配给相同的组件或具有相同功能的相似的组件，并且将省略重复的描述。
图1是示出根据本公开实施例的半导体器件的立体图。图2是图1所示半导体器件的平面图。图3是沿着图2中所示的III-III线截取的半导体器件的截面图。本实施例的半导体器件1A是例如以2.11GHz至2.17GHz的范围内的高频率驱动的晶体管器件。如图1至图3中所示，半导体器件1A包括用作半导体管芯的晶体管31、匹配电路32以及用于容纳晶体管31和匹配电路32的封装3。在图1至图3中，封装3的盖子(帽)未在图中示出。
封装3具有基部构件5、侧壁10、第一导电膜11、第二导电膜12、第三导电膜14、输入引线21(第一引线)和输出引线22(第二引线)。
基部构件5是具有平坦的导电(例如，由金属制成)主表面5a的板状构件。主表面5a包括在其上有安装晶体管31和匹配电路32的区域，并且通常被调节为具有基准电势(GND电势)。例如，基部构件5由铜、铜和钼的合金、铜和钨的合金、铜板、钼板、钨板、铜和钼的合金板或铜和钨的合金板的层压材料构成。在示例中，基部构件5具有在其中铜和钼的合金板夹在两个铜板之间的结构。基部构件5的基部材料的前表面镀覆有镍铬(nichrome，NiCr)-金、镍(Ni)-金，镍-钯-金、银或镍、镍-钯等。金、银和钯是镀覆材料，而NiCr、Ni等是种子材料。与仅有镀覆材料的情况相比，当包括镀覆材料和种子材料时，可以增强粘附性。基部构件5的厚度例如在0.5mm(毫米)至1.5mm的范围内。基部构件5的表面形状例如是矩形，其具有沿着主表面5a的方向D2作为纵向方向。
侧壁10是由介电体制成的框架状构件。例如，侧壁10的介电体是陶瓷，例如氧化铝。侧壁10设置在基部构件5的主表面5a上，并且包围用于安装晶体管31和匹配电路32的区域。更具体地，侧壁10具有腔10a，并且晶体管31和匹配电路10a电路32设置在腔10a内。腔10a的表面形状例如是具有四个圆角的矩形形状。在沿着主表面5a与方向D2相交(例如，正交)的方向D1上，腔10a形成在输入引线21附近。例如，侧壁10的厚度在0.2mm至2mm的范围内，并且在一个示例中为0.508mm。
如图3中所示，侧壁10具有面对基部构件5的主表面5a的后表面10b。导电膜14形成在整个后表面10b上，并且牢固地固定到后表面10b。例如，导电膜14是金属膜(具体而言，是钛-钨、镍-铬等的合金或镀覆了Au或Ni的Cu膜)。导电膜14通过在其间的导电结合材料而结合至基部构件5的主表面5a。例如，结合材料是烧结的金属膏。烧结金属膏是包括银填充剂和溶剂的银膏。用于结合材料的银膏的粒径明显小于现有技术中已知的银膏中所含有的银填料的粒径。
侧壁10在与后表面10b相反的一侧上具有上表面10c。导电膜11和12形成在上表面10c上，并且牢固地固定到上表面10c。例如，导电膜11和12是金属膜(具体而言，是镀覆了Au或Ni的钨-Cu膜)。为了便于理解，图2中的其上存在有导电膜11和12的范围由阴影线表示。侧壁10包括一对部分101和102，该一对部分101和102将主表面5a上的用于在其间安装晶体管31和匹配电路32的区域夹在中间(换句话说，将腔10a夹在其间)(参见图2和图3)。第一部分101和第二部分102中的每一个均在方向D2上延伸。导电膜11设置在第一部分101上，并且在方向D1上从第一部分101的一端延伸到另一端。导电膜12设置在第二部分102上，并且在方向D1上从第二部分102的一端延伸到另一端。
由于腔10a形成在第一部分101附近，所以第一部分101在方向D1上的宽度小于第二部分102在相同方向上的宽度。因此，导电膜11在方向D1上的长度短于导电膜12在相同方向上的长度。导电膜12包括外部部分12a和内部部分12b。外部部分12a具有与导电膜11相同的宽度和相同的长度，并且位于第二部分102的外边缘侧。内部部分12b相对于外部部分12a位于第二部分102的内边缘侧(靠近腔10a)。内部部分12b在方向D1上的长度比外部部分12a在相同方向上的长度长。另外，内部部分12b在方向D2上的宽度Wb比外部部分12a在相同方向上的宽度窄。内部12b被称为传输线(TRL)。
如图2和图3所示，在侧壁10的第二部分102的后表面10b上形成凹部103。凹部103具有矩形或正方形的截面形状，凹部103具有面对主表面5a的平坦底表面和包围该底表面的平坦侧壁。凹部103在侧壁10与基部构件5的主表面5a之间限定间隙104。从相对于主表面5a的法线方向观察时，凹部103(间隙104)设置在与导电膜12重叠的位置处。在本实施例中，凹部103设置在与导电膜12的内部部分12b重叠的位置。在示例中，凹部103在方向D1上的宽度(即，间隙104的宽度)可以等于或大于第二部分102在相同方向上的宽度的一半。
在本实施例中，凹部103在D1方向上的两端是封闭的。换句话说，凹部103在方向D1上与腔10a相邻的一端不通向腔10a，并且侧壁10的一部分插置在该一端与腔10a之间。凹部103在方向D1上的与腔室10a相反的一侧的另一端不通向封装3的外部空间，侧壁10的一部分插置在该另一端和封装3的外部空间之间。
侧壁10的形成凹部103的部分中的厚度Ta可以等于或大于侧壁10的不同部分中的厚度Tb的30％，或者可以等于或大于其50％。这是为了抑制由于设置间隙104而导致的侧壁10的机械强度的劣化。然而，如果使用不同的手段等来确保侧壁10的机械强度，则侧壁10的形成凹部103的部分中的厚度可以小于侧壁10的不同部分中的厚度的30％。另外，如图2中所示，凹部103在方向D2上的宽度Wa比导电膜12在相同方向上的宽度Wb宽。当从主表面5a的法线方向观察时，凹部103在方向D2上从导电膜12的两端扩展。
导电膜14的部分14a设置在凹部103的内表面上，该内表面可以包括底表面和侧表面。部分14a与凹部103的内表面接触并且牢固地固定到该内表面。如上所述，导电膜14通过在导电膜14与主表面5a之间的导电结合材料而结合到主表面5a。因此，设置在凹部103的内表面上的部分14a也电连接到主表面5a。形成部分14a的方法的示例包括气相沉积、溅射、图案印刷和镀覆。
导电膜11、第一介电部101和基部构件5的主表面5a的一部分在输入侧构成第一MSL。取决于导电膜11在方向D1上的长度、导电膜11在方向D2上的宽度以及第一部分101的介电常数和厚度，确定输入侧上的第一MSL的电气长度和特征阻抗。类似地，导电膜12、第二介电部102和基部构件5的主表面5a的一部分构成输出侧的第二MSL。取决于导电膜12在方向D1上的长度、导电膜12在方向D2上的宽度以及第二部分102的介电常数和厚度，确定输出侧上的第二MSL的电气长度和特征阻抗。如上所述，由于在第二部分102和主表面5a之间形成凹部103，并且导电膜14的部分14a形成在凹部103的内表面上，因此第二部分102在形成凹部103的部分中变薄，因此静电电容增加。因此，在该部分中，第二MSL的每单位长度的电气长度变得比其它部分中的每单位长度的电气长度长，因此特征阻抗劣化。在本实施例中，第二MSL在相对于主表面5a的法线方向上与凹部103(间隙104)重叠的部分中的特征阻抗比在第一MSL或第二MSL的不同部分中的特征阻抗小至少10％。
输入引线21和输出引线22是从侧壁10向外突出的板状导电(例如，由金属制成)构件。在示例中，输入引线21和输出引线22是由铜、铜合金或铁合金形成的薄金属板。输入引线21在方向D1上的一端设置在第一部分101上，并通过输入引线21和导电膜11之间的导电结合材料而导电地结合到导电膜11。输出引线22在方向D1上的一端设置在第二部分102上，并且通过输出引线22和导电膜12的外部12a之间的导电结合材料而导电地结合到导电膜12的外部12a。例如，导电结合材料是Ag-Cu基的钎焊材料。
晶体管31和匹配电路32容纳在封装3中，并安装在基部构件5的主表面5a上的被侧壁10包围的区域中。当封装3的侧壁10被盖子覆盖时可以使用半导体器件1A。在封装3的内部空间进行氮置换的状态下，可以通过用盖子覆盖侧壁10来进行气密密封。
匹配电路32和晶体管31以此顺序从侧壁10的第一部分101到第二部分102设置。例如，晶体管31是包括由Si、SiC、GaN、GaAs、金刚石等组成的基底的晶体管，并对该基底的后表面进行金属镀覆。在示例中，晶体管31是GaN-HEMT。匹配电路32在输入引线21与晶体管31之间进行阻抗匹配。例如，匹配电路32是通过在陶瓷基底的上表面和下表面的每一个上设置电极而实现的平行平板电容器。可替代地，匹配电路32可以是形成为具有Si-MOS结构的电容器。
匹配电路32和晶体管31的后表面进行了金属镀覆(例如，金镀覆)，并通过在所述后表面和基部构件5的主表面5a之间的导电结合材料(例如，烧结的金属膏)固定到基部构件5的主表面5a。输入引线21和导电膜11通过多个结合线41电连接到匹配电路32。匹配电路32通过多个结合线42电连接到晶体管31。即，晶体管31通过接合线42、匹配电路32和结合线41而电连接到输入引线21和导电膜11。晶体管31通过多个结合线43电连接到导电膜12。
在前述示例中，匹配电路32和晶体管31以此顺序从侧壁10的第一部分101到第二部分102设置，但是该顺序不限于此。例如，可以按照晶体管和匹配电路的顺序从第一部分101到第二部分102来设置晶体管31和匹配电路32。在这种情况下，匹配电路在输出引线22和晶体管31之间进行阻抗匹配。可替代地，匹配电路可以分别设置在晶体管的两侧上。在这种情况下，一个匹配电路在输入引线21与晶体管31之间进行阻抗匹配，而另一个匹配电路在输出引线22与晶体管31之间进行阻抗匹配。
将描述本实施例的具有前述构造的半导体器件1A的操作效果。在该半导体器件1A中，侧壁10在面对基部构件5的后表面10b上具有凹部103。由凹部103形成的间隙104存在于导电膜12下方的侧壁10与基部构件5之间。因此，可以在该凹部103的内表面上设置导电膜14的部分14a，该部分14a电连接到基部构件5的主表面5a的。当设置了导电膜14的该部分14a时，第二MSL的在侧壁10的该部分中的介电体的厚度变得比其它部分的厚度更薄，因此第二MSL的静电电容增加。结果，电气长度可以被延长。即，无论封装3的尺寸如何，都可以进一步延长封装3的第二MSL的电气长度，并且可以容易地调节包括了布线基底的整个MSL的电气长度，在该布线基底上安装了半导体器件1A。
特别地，当侧壁10由陶瓷制成并且构成安装基底的介电基底由树脂(例如，玻璃环氧树脂)制成时，侧壁10的介电常数大于介电基底的介电常数。因此，可以更加明显地实现前述效果。
图4A和图4B是用于描述本实施例的效果的示例的视图。图4A示出了侧壁10不设置凹部103的情况，图4B示出了侧壁10设置有凹部103的情况。当将封装3安装在布线基底201上时，在封装3的外部，MSL由介电基底(例如，玻璃环氧树脂)构成，该介电基底构成布线基底201、设置在介电基底的前表面上的布线图案203以及设置在介电基底的后表面上的布线图案(图中未示出)。外部匹配电路由该MSL和电容器205构成。
由于构成布线基底201的介电基底比封装3的侧壁10厚得多，因此布线基底201的MSL的静电电容相对较小。因此，布线基底201的MSL倾向于比封装3的MSL更长。例如，在具有相对介电常数4，厚度0.5mm且线导体厚度35μm的布线基底201上，对应于2GHz频率的λ/4长传输线的长度为21.6mm。如果布线基底201的MSL变长，则如图4A中所示，布线基底201中的外部匹配电路(布线图案203和电容器205)所必需的面积增加。此外，这导致包括了布线基底201的整个器件的尺寸增大。相反，在本实施例中，如上所述，可以进一步沿长封装3的MSL的电气长度，因此，可以缩短布线基底201的MSL多达所增加的长度。因此，如图4B中所示，减小了布线基底201中的外部匹配电路(布线图案203和电容器205)所必需的面积，这可以有助于减小包括布线基底201的整个器件的尺寸。在以比特定频带(例如，在1GHz至2GHz的范围内)更短(具有更长波长)的频带(例如，在700MHz至1GHz的范围内)的情况下使用封装3时，当封装3的尺寸适于该特定频带附近时，上述构造特别有效。
如本实施例，第二MSL由导电膜12、侧壁10和基部构件5的主表面5a的一部分构成。第二MSL的在相对于主表面5a的法线方向上的与间隙104重叠的部分中的特征阻抗可以比第一MSL或第二MSL在不同部分中的特征阻抗小至少10％。因此，不仅可以使用部件进行阻抗匹配，还可以仅使用MSL进行阻抗匹配。
如本实施例，凹部103(间隙104)在与侧壁10的第二部分102的延伸方向相交的方向D1上的宽度可以等于或大于第二部分102在方向D1上的宽度的一半。以此方式，通过将凹部103(间隙104)相对于第二部分102的宽度的比率设定为相对较大的量，从而使第二MSL的电气长度的改变量增加，因此可以增加电气长度的调节范围。
如本实施例，凹部103(间隙104)在与侧壁10的第二部分102的延伸方向相交的方向D1上的两端可以封闭。在这种情况下，可以抑制由于设置凹部103而导致的第二部分102的机械强度的劣化。另外，能够良好地维持封装3的密封状态。即使当凹部103在方向D1上的两端中的仅一端闭合时，也可以表现出类似的效果。
如本实施例，在形成凹部103的部分中，侧壁10的第二部分102的厚度可以等于或大于第二部分102的不同部分中的厚度的30％。在这种情况下，可以抑制由于设置凹部103而导致的第二部分102的机械强度的劣化。
如本实施例，凹部103在第二部分102的延伸方向D2上的宽度Wa可以宽于导电膜12在方向D2上的宽度Wb。当从主表面5a的法线方向观察时，凹部103可以在第二部分102的延伸方向D2上从导电膜12的两端突出。在这种情况下，可以使第二MSL的信号传输特性在导电膜12的整个宽度上是均匀的，并且可以抑制对信号波形等的影响。
(改型示例)
图5是根据前述实施例的改型示例的半导体器件1B的截面图，示出了对应于图2中的III-III线的截面。在本改型示例中，与前述实施例不同的是，在凹部103的可包括底表面和侧表面的内表面上不设置导电膜14。换句话说，凹部103的底表面在凹部103的底表面与基部构件5的主表面5a之间仅具有空气的状态下面对基部构件5的主表面5a。
如所述改型示例，当在凹部103的内表面上不设置导电膜14时，导电膜12、第二介电部102、凹部103内部的空气以及基部构件5的主表面5a构成了在输出侧上的第二MSL。由于空气的介电常数小于侧壁10(例如，陶瓷)的介电常数，因此在第二MSL的存在间隙104的部分中的静电电容小于其它部分的静电电容。因此，在该部分中，每单位长度的第二MSL的电气长度变得比其它部分的电气长度短。根据本改型示例，无论封装3的尺寸如何，都可以进一步缩短封装3的第二MSL的电气长度，并且可以容易地调节包括布线基底的整个MSL的电气长度。
将更具体地描述本改型示例的效果。如果封装内部的电气长度过长，则相位可能会旋转(过度移动)超过最佳阻抗。在这种情况下，需要将相位额外地偏移布线基底201中的波长的一半，因此布线基底201的MSL的电气长度变长(图4A中的状态)。相反，在本改型示例中，如上所述，能够进一步缩短封装3的MSL的电气长度。因此，可以抑制超过最佳阻抗的相位旋转(过度偏移)，并且可以减少在布线基底201中额外地偏移相位的需要。因此，可以缩短布线基底201的MSL的电气长度(图4B)。因此，减小了布线基底201中的外部匹配电路(布线图案203和电容器205)所必需的面积。这有助于减小包括布线基底201的整个器件的尺寸。此外，可以将MSL的传输损耗减小多至已旋转的额外相位的量。在以比特定频带(例如，在1GHz至2GHz的范围内)更长(具有更短波长)的频带(例如，在2GHz至5GHz的范围内)的情况下使用封装3时，当封装3的尺寸适于该特定频带附近时，上述构造特别有效。
在改型示例中，存在间隙104的部分(在主表面5a的法线方向上与间隙104重叠的部分)的特征阻抗增大。该部分中的第二MSL的特征阻抗可以比不同部分中的第一MSL或第二MSL的特征阻抗大至少10％。因此，不仅可以使用部件进行阻抗匹配，还可以仅使用MSL进行阻抗匹配。
(第一示例)
图6是曲线图(极坐标图)，该曲线图示出了对于根据前述实施例的半导体器件1A和根据前述改型示例半导体器件1B的导电膜12的内部部分12b(TRL)的反射特性(S11)进行估计的结果。在图6中，角位置指示相位，而径向位置指示尺寸(幅度)。在该图中，曲线图G11表示不设有间隙104的比较示例的半导体器件的特性，曲线图G12表示前述实施例的半导体器件1A的特性(导电膜14设置在间隙104内部)，图G13表示前述改型示例的半导体器件1B的特性(导电膜14不设置在间隙104内部)。频率在100MHz至5.1GHz之间。从曲线图的右端(100MHz)开始的曲线图G11至G13的旋转量分别对应于电气长度。从这些曲线G11至G13可以清楚地看出，在其中导电膜14不设置在间隙104内部的半导体器件1A中，电气长度比其中不设有间隙104的电气长度明显变长，而在其中导电膜14不设置在间隙104内部的半导体器件1B中，电气长度比其中不设有间隙104的情况明显短。这些电气长度可以通过改变在方向D1上间隙104的高度(凹部103的深度)和间隙104的宽度来调节。
(第二示例)
图7和图8是曲线图，这些曲线示出了对于以下两种器件中的每个器件进行900MHz的频率的模拟的示例，一个器件是其中将前述实施例的半导体器件1A安装在布线基底上的器件(参考图4B)，另一个器件是将不设有间隙104的比较示例的半导体器件安装在布线基底上的器件(参考图4A)。。图7示出了传输特性(S21)的频率依赖性。图8是示出反射特性(S11)的史密斯图。在图8中，频率在400MHz至1.4GHz的范围内。在这些图中，曲线图G21表示不设有间隙104的比较示例的半导体器件的特性，并且曲线图G22表示前述实施例的半导体器件1A的特性(导电膜14设置在间隙104内部)。参考这些图，尽管在前述实施例的半导体器件1A中缩短了布线基底的MSL，但是可以确定传输特性(S21)和反射特性(S11)与比较示例中的传输特性(S21)和反射特性(S11)几乎相同。
(第三示例)
图9和图10是曲线图，这些曲线示出了对于以下两种器件中的每个器件进行4.7GHz的频率的模拟的示例，一个器件是其中将前述改型示例的半导体器件1B安装在布线基底上的器件，另一个器件是将不设有间隙104的比较示例的半导体器件安装在布线基底上的器件。图9示出了传输特性(S21)的频率依赖性。图10是示出反射特性(S11)的史密斯图。在图10中，频率在3GHz至6GHz的范围内。在这些图中，曲线G31表示未设置间隙104的比较示例的半导体器件的特性，曲线G32表示前述改型示例的半导体器件1B的特性(导电膜14不设置在间隙104内部)。在改型示例的半导体器件(曲线G32)中，将布线图案203的长度(图4A和图4B)设定为比较示例(曲线G31)的布线图案203的长度1/3。参照这些图，尽管在上述改型示例的半导体器件1B中缩短了布线基底的MSL，但是可以确定传输特性(S21)和反射特性(S11)与比较示例中的传输特性(S21)和反射特性(S11)几乎相同。
根据本公开的半导体器件不限于上述实施例，并且可以进行各种其它改型。例如，在前述实施例和改型示例中，侧壁10限定单个腔10a，但是侧壁可以限定多个(例如，两个)腔。另外，在前述实施例中，已经将晶体管31例示为半导体管芯。根据本公开的半导体器件不限于此，并且可以包括各种半导体管芯。
在前述实施例和改型示例中，凹部103设置在位于侧壁10中的输出侧的第二部分102中，但是凹部103可以设置在位于输入侧的第一部分101中，或者凹部103也可以设置在部分101和部分102两者中。即，由凹部103形成的间隙104可以存在于侧壁10的一对部分101和102中的至少一者中的导电膜11(或12)下方的侧壁10与基部构件5之间。因此，可以进一步延长或缩短MSL的电气长度，并且也可以容易地在晶体管31的输入侧上调节电气长度。

Claims (15)

1.一种半导体器件，所述半导体器件包括：
半导体管芯；
基部构件，所述基部构件具有导电主表面，所述导电主表面包括在其上安装所述半导体管芯的区域；
侧壁，所述侧壁被设置在所述基部构件的导电主表面上，并且包围所述导电主表面的所述区域，所述侧壁由介电体制成，其中，所述侧壁包括第一部分和第二部分，所述第一部分和第二部分将所述区域夹在中间；
第一导电膜，所述第一导电膜被设置在所述侧壁的所述第一部分上，所述第一导电膜被电连接到所述半导体管芯；
第二导电膜，所述第二导电膜被设置在所述侧壁的所述第二部分上，所述第二导电膜被电连接到所述半导体管芯；
第一导电引线，所述第一导电引线在所述侧壁的所述第一部分上被导电结合到所述第一导电膜；
第二导电引线，所述第二导电引线在所述侧壁的所述第二部分上被导电结合到所述第二导电膜；
其中，所述基部构件的所述第一部分和所述第二部分中的至少一个在其面对所述基部构件的后表面上包括凹部，并且所述凹部被构造成在位于对应的导电膜的下方的所述侧壁的所述第一部分和所述第二部分中的至少一个与所述基部构件之间限定间隙。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第三导电膜，所述第三导电膜被设置在所述凹部的内表面上，所述第三导电膜被电连接到所述基部构件的所述主表面。
3.根据权利要求1或2所述的半导体器件，其中，所述第一导电膜、所述侧壁的第一部分和所述基部构件的所述主表面的一部分构成第一微带线，并且当所述第二部分包括凹部时，所述第二导电膜、所述侧壁的第二部分和所述基部构件的所述主表面的一部分构成第二微带线，并且
其中，当从相对于所述主表面的法线方向观察时，所述第二微带线的与所述凹部相重叠的部分中的特征阻抗比所述第一微带线或所述第二微带线的在所述法线上不与所述凹部相重叠的不同部分中的特征阻抗小至少10％。
4.根据权利要求1所述的半导体器件，其中，位于所述侧壁与所述基部构件之间的所述凹部的内表面上不设置导电膜。
5.根据权利要求1或4所述的半导体器件，其中，所述第一导电膜、所述侧壁的第一部分和所述基部构件的所述主表面的一部分构成第一微带线，并且当所述第二部分包括凹部时，所述第二导电膜、所述侧壁的第二部分和所述基部构件的所述主表面的一部分构成第二微带线，并且
其中，当从相对于所述主表面的法线方向观察时，所述第二微带线的与所述凹部相重叠的部分中的特征阻抗比所述第一微带线或所述第二微带线的在所述法线上不与所述凹部相重叠的不同部分中的特征阻抗高至少10％。
6.根据权利要求1至5中的任一项所述的半导体器件，其中，在与所述侧壁的所述第二部分的延伸方向相交的方向上，设置在所述第二部分中的所述凹部的宽度等于或大于所述侧壁的所述第二部分的宽度的一半。
7.根据权利要求1至6中的任一项所述的半导体器件，其中，被设置在所述第二部分中的所述凹部的两端中的至少一端在与所述侧壁的所述第二部分的延伸方向相交的方向上被封闭。
8.根据权利要求1至7中的任一项所述的半导体器件，其中，包括所述凹部的所述第二部分在形成有所述凹部的部分中的厚度等于或大于所述侧壁的在不同于所述第二部分的部分中的厚度的30％。
9.根据权利要求1至8中的任一项所述的半导体器件，
其中，被设置在所述第二部分中的所述凹部的宽度在所述第二部分的延伸方向上大于所述第二导电膜的宽度，使得当从相对于所述主表面的法线方向观察时，所述凹部从所述第二导电膜的两端扩展出。
10.根据权利要求1至9中的任一项所述的半导体器件，
其中，所述第二导电膜包括：外部部分，所述外部部分位于所述第二部分的外部边缘附近；和内部部分，所述内部部分位于所述第二部分的内部边缘附近，并且在包括所述凹部的所述第二部分的延伸方向上，所述内部部分的宽度小于所述外部部分的宽度，以及
其中，当从相对于所述主表面的法线方向观察时，所述第二导电膜的所述内部部分与所述凹部重叠。
11.根据权利要求10所述的半导体器件，
其中，在所述第二部分的延伸方向上，所述第二导电膜的所述外部部分的所述宽度与所述第一导电膜的宽度大致相同。
12.根据权利要求10或11所述的半导体器件，
其中，在与所述第二部分的延伸方向相交的方向上，所述第二导电膜的所述内部部分的长度大于所述第二导电膜的外部部分的长度。
13.根据权利要求1至12中的任一项所述的半导体器件。
其中，在与所述第二部分的延伸方向相交的方向上，包括所述凹部的所述第二部分的宽度大于所述第一部分的宽度。
14.根据权利要求1至13中的任一项所述的半导体器件，
其中，在与包括所述凹部的所述第二部分的延伸方向相交的方向上，所述第二导电膜的长度大于所述第一导电膜的长度。
15.根据权利要求1至14中的任一项所述的半导体器件，所述半导体器件还包括：
匹配电路，所述匹配电路被设置在所述基部构件的所述导电主表面的位于所述半导体管芯和所述侧壁的所述第一部分之间的区域上，其中，所述半导体管芯通过所述匹配电路与所述第一导电引线电连接，使得所述匹配电路在所述半导体管芯和所述第一导电引线之间进行阻抗匹配。
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