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CN111627983A - 一种沟槽型SiC器件 - Google Patents

一种沟槽型SiC器件 Download PDF

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CN111627983A CN202010472712.9A CN202010472712A CN111627983A CN 111627983 A CN111627983 A CN 111627983A CN 202010472712 A CN202010472712 A CN 202010472712A CN 111627983 A CN111627983 A CN 111627983A
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倪炜江
徐妙玲
李明山
李百泉
李天运
孙安信
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Dongguan South Semiconductor Technology Co ltd
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Beijing Century Goldray Semiconductor Co ltd
Dongguan South Semiconductor Technology Co ltd
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Abstract

本发明涉及半导体技术领域，尤其是涉及一种沟槽型SiC器件。该沟槽型SiC器件，在沟槽内的侧壁处设置栅电极；在沟槽内的中心处设置源电极；在沟槽的底部设置有p+区；所述沟槽内侧壁处的栅电极与所述沟槽内中心处的源电极之间通过介质隔离；所述沟槽内中心处的源电极与台面上的源电极进行电连接；所述沟槽底部的p+区与所述沟槽内中心处的源电极进行电连接。在沟槽底部设置p+区，p+区和源电极进行电连接。沟槽底部的p+区可以有效屏蔽栅介质处的电场，不仅可以增加栅介质的可靠性，也能减少栅漏电容。p+区与源电极电连接，可以很好的提供雪崩电流回路，提高器件的雪崩能力。

Description

一种沟槽型SiC器件
技术领域
本发明涉及半导体技术领域，尤其是涉及一种沟槽型SiC器件。
背景技术
目前，相对于平面结构SiC MOSFET，沟槽MOSFET的原胞密度可以做的更大，同时相对于平面结构MOSFET在(0001)面即硅面的低沟道迁移率而导致的高电阻，沟槽型MOSFET的沟道在垂直于(0001)面的晶面上，如在(11-20)面上，而这些晶面上的沟道迁移率要高于(0001)面。因此沟槽MOSFET展现出比平面型MOSFET更低的比导通电阻，更高的电流密度，被认为是下一代SiC MOSFET的结构。
如图1所示为常规沟槽型SiC MOSFET器件结构。栅电极设置在沟槽内。p基区与侧壁上的介质形成MOS栅结构，在栅电压大于阈值电压时，侧壁上的p基区反型形成导电沟道。但是在栅沟槽的底部，特别是A点处容易形成电场集中，由于界面附近SiO2中电场是SiC的3倍左右，而SiC的临界电场是硅的10倍左右，因此在SiC器件中更容易产生可靠性问题。如何避免栅沟槽底部的电场集中是一个重要的问题。
公开于该背景技术部分的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种沟槽型SiC器件及制作方法，以解决现有技术中存在的技术问题。
为了实现上述目的，本发明采用以下技术方案：
本发明提供一种沟槽型SiC器件，在沟槽内的侧壁处设置栅电极；在沟槽内的中心处设置源电极；在沟槽的底部设置有p+区；所述沟槽内侧壁处的栅电极与所述沟槽内中心处的源电极之间通过介质隔离；所述沟槽内中心处的源电极与台面上的源电极进行电连接；所述沟槽底部的p+区与所述沟槽内中心处的源电极进行电连接。
作为一种进一步的技术方案，自下而上依次包括：n+SiC衬底、n+缓冲层、n-漂移层、n JFET层和P层；在所述P层有源区分别间隔的离子注入形成台面上的n+区和p+区，所述台面上的p+区的深度大于n+区，且与p基区电连接；在所述P层刻蚀形成U型沟槽，所述沟槽的底部通过离子注入形成p+区，在所述p基区以下，沟槽底部的p+区之间形成了导电的JFET区。
作为一种进一步的技术方案，所述沟槽底部的全部区域设置有p+区；在沟槽底部所述p+区的上方形成欧姆接触，与沟槽内中心处的源电极形成电连接。
作为一种进一步的技术方案，所述沟槽底部的四周形成p+区，所述沟槽底部的中心形成n区；在沟槽底部所述p+区的上方形成欧姆接触；在沟槽底部所述n区的上方形成肖特基接触，同时与沟槽内中心处的源电极形成电连接。
作为一种进一步的技术方案，所述沟槽内的侧壁设置有栅介质。
作为一种进一步的技术方案，所述沟槽内侧壁处的栅电极与所述沟槽内中心处的源电极之间设置有层间介质，所述层间介质的截面为折角形。
作为一种进一步的技术方案，所述层间介质的厚度不小于0.2um。
作为一种进一步的技术方案，所述台面上的p+区和n+区上方形成欧姆接触，与台面上的源电极进行电连接。
作为一种进一步的技术方案，所述台面上的n+区的深度大于0.2um，所述台面上的p+区的深度大于n+区。
作为一种进一步的技术方案，所述沟槽底部的p+区的掺杂浓度大于1e18cm-3。
采用上述技术方案，本发明具有如下有益效果：
本发明提供一种沟槽型SiC器件，通过在沟槽内的侧壁处设置栅电极，在沟槽中心处设置源电极，栅源之间用介质进行隔离，源电极与台面上的源电极进行电连接。在沟槽底部设置p+区，p+区和源电极进行电连接。沟槽底部的p+区可以有效屏蔽栅介质处的电场，不仅可以增加栅介质的可靠性，也能减少栅漏电容。p+区与源电极电连接，可以很好的提供雪崩电流回路，提高器件的雪崩能力。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为常规沟槽型SiC MOSFET器件结构示意图；
图2为本发明实施例提供的沟槽结构SiC MOSFET器件；
图3为本发明另一实施例提供的集成肖特基二极管的沟槽结构SiC MOSFET器件；
图4为本发明实施例提供的SiC外延材料结构的结构示意图；
图5为本发明实施例提供的有源区部分分别间隔的离子注入形成n+和p+区的示意图；
图6为本发明实施例提供的沟槽刻蚀后底部注入的示意图；
图7为本发明实施例提供的多晶硅和栅源隔离介质的示意图。
图8为本发明实施例提供的金属化和钝化后的示意图。
图标：1-n+SiC衬底；2-n+缓冲层；3-n-漂移层；4-栅电极；5-n+区；6-p+区；7-p+区；8-JFET区；9-欧姆；10-肖特基；11-nJFET层；12-p层；13-沟槽；14-p基区；15-栅介质；16-层间介质；17-Pad金属；18-Pad金属；19-钝化层。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。本发明的方法可适用于各种SiC场效应晶体管，如MOSFET，IGBT等，以下以SiC MOSFET为例进行说明。
实施例一
如图2所示，本实施例提供一种沟槽结构SiC MOSFET器件。
本实施例从下到上依次为包括n+SiC衬底1，n+缓冲层2，n-漂移层3，p+埋层，n CS(电流扩展)层，p基区14，p+区6/n+区5。在p基区14以下、p+区7之间形成了导电的JFET区8。以及在SiC表面上的栅介质15，钝化层19，栅极、源极和底部的漏极。沟槽13内的侧壁处设置栅电极4，沟槽13中心处设置源电极，栅源之间用介质进行隔离，沟槽13内源电极与台面上的源电极进行电连接。沟槽13深度大于p阱的深度，p+区7在沟槽13的底部，掺杂浓度大于1e18cm-3，并且通过沟槽13底部的欧姆9接触，与源极形成电连接。p+区7不仅可以屏蔽沟槽13底部的电场，同时也屏蔽台面上的p基区14的电场，避免p基区14的穿通。
在台面上有部分区域为p+区6，并且p+区6的深度大于等于n+区5，与p基区14电连接。p+区6与n+区5上方形成欧姆9接触，连接源极金属。通过这些不同原胞中的分立的p+区6，p基区14与源极以及沟槽13底部的p+区7都进行了电连接，n+区5与p基区14形成了电短路。台面上这种方式的p+区6设置，不同于常规方法，可以使台面尺寸做的更小，也即原胞密度更大。沟槽13底部的p+区7之间的JFET区8的掺杂浓度为CS层的掺杂浓度，比漂移区更高，从而可以有效降低JFET区8处的电阻。CS层的深度大于p+区。
实施例二
结合图3所示，实施例二提供了一种集成肖特基二极管的沟槽SiC器件，该实施例是在实施例一的基础上增加的另一技术方案，实施例一所公开的技术特征也适用于该实施例，实施例一已公开的技术特征不再重复描述。
在本实施例中，沟槽13底部并非全部都形成p+区7，而是在中心四周形成p+区7，中心处依旧为n区5。在p+区7的上方形成欧姆9接触，在n区5上方形成肖特基10接触，同时连接到源电极。这样就形成了一个集成肖特基二极管的沟槽SiC器件。
实施例三
如图4所示，在导电型n+SiC衬底上依次外延n+缓冲层2，n-漂移层3，nJFET层11(nCS层)，p层12。n-漂移层3的浓度厚度由器件的耐压设计而定，一般浓度大于1e14cm-3，厚度大于5um。n CS层的厚度大于0.5um，浓度大于漂移层的浓度。p层12的厚度大于0.5um，浓度一般为1e15-5e17cm-3之间，根据设计的栅阈值电压而定。
如图5所示，在有源区分别间隔的离子注入形成n+区5和p+区6，n+注入的离子可以为N、P离子，p+区6注入的离子可以为Al、B离子。n+区5深度大于0.2um，p+区6的深度大于等于n+区5，形成与p基区14的连接。p层12的厚度和n+区5的深度设计，使得剩余p层12形成的p基区14的厚度大于0.3um。
如图6所示，进行沟槽13刻蚀，形成U型沟槽。沟槽13的深度大于p基区14的深度，确保形成沟道通道。各项同性的方法在整个SiC表面生长介质层，如LPCVD SiO2，厚度大于100nm。各项异性刻蚀，刻蚀掉台面上和沟槽13底部的介质，保留侧壁的介质。进行垂直方向的离子注入，如Al、B，形成沟槽13底部的p+区7。介质的厚度根据沟槽13的倾斜角和离子注入的发散角而定，使得在离子注入时保护侧壁不被注入，保护沟道的性能。注入完成后去除介质，清洗。再进行高温激活退火，牺牲氧化。高温激活退火和牺牲氧化不仅可以使沟槽13底部形成更光滑的结构，也能去掉侧壁上的刻蚀造成的损伤层。在这一步中，器件的结终端也同样进行了刻蚀，并进行了注入。结终端结构可以为场限环、JTE或两者的结合。
如图7所示，热氧化生长栅介质15。用干氧热氧化方法在1100-1500℃的环境下生长大于30nm的SiO2层，并在NO或N2O或POCl3环境中进行生长后退火，钝化界面陷阱。用LPCVD方法生长原位掺杂多晶硅填充沟槽13，并进行刻蚀平坦化。刻蚀沟槽13中心处的多晶硅，在进行短时间的热氧化多晶硅。最终剩余的侧壁处多晶硅电极的厚度不小于0.5um。用LPCVD方法生长层间介质16，隔离栅源电极。介质厚度不小于0.5um。
如图8所示，在台面上、沟槽13底部层间介质16之间、背面做上欧姆9接触。刻蚀栅电极压块处的窗口。淀积电极金属，Ti/Al，或Ti/W/Al,Ti/TiN/Al，Ti/Au，Ti/Ag，Ti/TiN/Cu等，分别形成栅和源的压块金属(Pad金属18)。在背面做上厚的压块金属。最后在正面做上钝化层19。
在另一个实施例中，在台面上和沟槽13底部层间介质16之间的p+区7上、背面做上欧姆9接触，而在沟槽13中心处的n区上不做欧姆9接触。刻蚀栅电极压块处的窗口。淀积电极金属，Ti/Al，或Ti/W/Al,Ti/TiN/Al，Ti/Au，Ti/Ag，Ti/TiN/Cu等，分别形成栅和源的压块金属，同时形成沟槽13底部的肖特基10接触。进行RTA退火处理，改善沟槽13底部的肖特基10接触性能。在背面做上厚的压块金属(Pad金属17)。最后在正面做上钝化层19。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种沟槽型SiC器件，其特征在于，
在沟槽内的侧壁处设置栅电极；
在沟槽内的中心处设置源电极；
在沟槽的底部设置有p+区；
所述沟槽内侧壁处的栅电极与所述沟槽内中心处的源电极之间通过介质隔离；所述沟槽内中心处的源电极与台面上的源电极进行电连接；所述沟槽底部的p+区与所述沟槽内中心处的源电极进行电连接。
2.根据权利要求1所述的沟槽型SiC器件，其特征在于，自下而上依次包括：n+SiC衬底、n+缓冲层、n-漂移层、n JFET层和P层；
在所述P层有源区分别间隔的离子注入形成台面上的n+区和p+区，所述台面上的p+区的深度大于n+区，且与p基区电连接；
在所述P层刻蚀形成U型沟槽，所述沟槽的底部通过离子注入形成p+区，在所述p基区以下，沟槽底部的p+区之间形成了导电的JFET区。
3.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述沟槽底部的全部区域设置有p+区；在沟槽底部所述p+区的上方形成欧姆接触，与沟槽内中心处的源电极形成电连接。
4.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述沟槽底部的四周形成p+区，所述沟槽底部的中心形成n区；在沟槽底部所述p+区的上方形成欧姆接触；在沟槽底部所述n区的上方形成肖特基接触，同时与沟槽内中心处的源电极形成电连接。
5.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述沟槽内的侧壁设置有栅介质。
6.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述沟槽内侧壁处的栅电极与所述沟槽内中心处的源电极之间设置有层间介质，所述层间介质的截面为折角形。
7.根据权利要求6所述的沟槽型SiC器件，其特征在于，所述层间介质的厚度不小于0.2um。
8.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述台面上的p+区和n+区上方形成欧姆接触，与台面上的源电极进行电连接。
9.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述台面上的n+区的深度大于0.2um，所述台面上的p+区的深度大于n+区。
10.根据权利要求1所述的沟槽型SiC器件，其特征在于，所述沟槽底部的p+区的掺杂浓度大于1e18cm-3。
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