CN109920731B - 多晶硅薄膜晶体管及其制作方法 - Google Patents
多晶硅薄膜晶体管及其制作方法 Download PDFInfo
- Publication number
- CN109920731B CN109920731B CN201910210570.6A CN201910210570A CN109920731B CN 109920731 B CN109920731 B CN 109920731B CN 201910210570 A CN201910210570 A CN 201910210570A CN 109920731 B CN109920731 B CN 109920731B
- Authority
- CN
- China
- Prior art keywords
- layer
- polycrystalline silicon
- ion implantation
- polysilicon
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种多晶硅薄膜晶体管及其制作方法，包括：提供一衬底，在衬底上形成多晶硅有源层，在多晶硅有源层上依次形成栅绝缘层和多晶硅栅极层；执行化学机械抛光工艺，去除多晶硅栅极层上方的部分厚度的侧墙覆盖层；执行第一次离子注入工艺向多晶硅栅极层注入离子；执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的所述多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区。在确保多晶硅栅极层的离子注入剂量不减少的条件下，通过减少源极掺杂区和漏极掺杂区的离子注入剂量，来减少源漏耗尽区交迭，从而防止源、漏穿通；同时确保了多晶硅栅极层的离子注入剂量，避免了薄膜晶体管的阈值电压漂移，有利于改善多晶硅薄膜晶体管的特性。
Description
技术领域
本发明涉及半导体集成电路技术领域，具体而言涉及一种多晶硅薄膜晶体管及其制作方法。
背景技术
多晶硅薄膜晶体管的源、漏极形成在多晶硅有源层上，因拥有高迁移率，被越来越多的采用。单晶硅薄膜晶体管的源、漏极形成在单晶硅有源层上。无论单晶硅薄膜晶体管还是多晶硅薄膜晶体管在形成源、漏极的过程中均需离子注入掺杂，因注入的离子在多晶硅中比在单晶硅中更容易扩散，因此多晶硅薄膜晶体管与单晶硅薄膜晶体管相比沟道长度变窄，易发生由于源漏耗尽区交迭引起源、漏穿通，可能导致晶体管特性丧失。
发明内容
本发明的目的在于提供一种多晶硅薄膜晶体管及其制作方法，防止源、漏穿通，改善多晶硅薄膜晶体管的特性。
为解决上述技术问题，本发明提供一种多晶硅薄膜晶体管的制作方法，包括：
提供一衬底，在所述衬底上形成有多晶硅有源层；
在所述多晶硅有源层上依次形成栅绝缘层和多晶硅栅极层；
形成覆盖所述栅绝缘层和所述多晶硅栅极层的侧墙覆盖层；
执行化学机械抛光工艺，去除所述多晶硅栅极层上方的部分厚度的所述侧墙覆盖层；
执行第一次离子注入工艺向所述多晶硅栅极层注入离子；
刻蚀去除位于所述多晶硅栅极层两侧的部分侧墙覆盖层以形成侧墙；
执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的所述多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区。
进一步的，所述侧墙覆盖层包括依次覆盖所述栅绝缘层和所述多晶硅栅极层的第一氧化硅层、氮化硅层和第二氧化硅层。
进一步的，在执行化学机械抛光工艺步骤中，去除所述多晶硅栅极层上方的所述第二氧化硅层和所述氮化硅层。
进一步的，所述衬底和所述多晶硅有源层之间形成有缓冲层。
进一步的，所述多晶硅有源层采用化学气相沉积法形成。
进一步的，执行第二次离子注入工艺和执行第一次离子注入工艺的注入离子类型相同。
进一步的，在第一次离子注入中注入N型杂质离子，注入能量为10～20keV,注入剂量为1E15atoms/cm2～5E15atoms/cm2。
进一步的，在第二次离子注入中注入N型杂质离子，注入能量为25～35keV,注入剂量为1E14atoms/cm2～5E14atoms/cm2。
本发明还提供一种多晶硅薄膜晶体管，包括：
设置在衬底上方的多晶硅有源层，设置在所述多晶硅有源层上方的多晶硅栅极层，以及设置在所述多晶硅有源层与所述多晶硅栅极层之间的栅绝缘层；设置在所述多晶硅栅极层两侧的侧墙；
其中，所述多晶硅有源层包括位于所述侧墙两侧的源极掺杂区和漏极掺杂区，所述多晶硅栅极层中注入有一定剂量的离子，且所述源极掺杂区和漏极掺杂区的注入离子剂量均小于所述多晶硅栅极层的注入离子剂量。
进一步的，所述衬底和所述多晶硅有源层之间设置有缓冲层。
在本发明提供的多晶硅薄膜晶体管及其制作方法中，执行第一次离子注入工艺向所述多晶硅栅极层注入离子；执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的所述多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区。第一次离子注入与第二次离子注入的总量构成原本应该给多晶硅栅极层的离子注入剂量，通过第二次离子注入工艺形成源极掺杂区和漏极掺杂区。所述源极掺杂区和漏极掺杂区的注入离子剂量均小于所述多晶硅栅极层的注入离子剂量，如此一来，在确保多晶硅栅极层的离子注入剂量不减少的条件下，通过减少所述源极掺杂区和漏极掺杂区的注入离子剂量，来减少源漏耗尽区交迭，从而防止源漏穿通，同时确保了多晶硅栅极层的离子注入剂量，避免了薄膜晶体管的阈值电压漂移，有利于改善多晶硅薄膜晶体管的特性。
附图说明
图1是本发明实施例的多晶硅薄膜晶体管的制作方法流程示意图。
图2是本发明实施例的多晶硅薄膜晶体管形成缓冲层和多晶硅有源层后的示意图。
图3是本发明实施例的多晶硅薄膜晶体管形成侧墙覆盖层后的示意图。
图4是本发明实施例的多晶硅薄膜晶体管执行第一次离子注入后的示意图。
图5是本发明实施例的多晶硅薄膜晶体管执行第二次离子注入后的示意图。
其中：附图标记如下：
1-衬底；2-缓冲层；3-多晶硅有源层；4-栅绝缘层；5-多晶硅栅极层；6-侧墙覆盖层；61-第一氧化硅层；62-氮化硅层；63-第二氧化硅层；7-源极掺杂区；8-漏极掺杂区。
具体实施方式
发明人研究发现，多晶硅薄膜晶体管与单晶硅薄膜晶体管相比沟道长度易变窄，为解决多晶硅薄膜晶体管沟道长度变窄的问题，为此发明人尝试减小离子注入轻掺杂的剂量，但是发现由于多晶硅薄膜晶体管的栅极和源、漏极同时注入离子，如果减小源、漏区离子注入轻掺杂的剂量，那么势必栅极的离子注入轻掺杂的剂量也降低，如此一来，会导致薄膜晶体管的阈值电压漂移。
在本发明实施例中，执行第一次离子注入工艺向所述多晶硅栅极层注入离子；执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的所述多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区。在确保多晶硅栅极层的离子注入剂量不减少的条件下，通过减少所述源极掺杂区和漏极掺杂区的注入离子剂量，来减少源漏耗尽区交迭，从而防止源、漏穿通，同时确保了多晶硅栅极层的离子注入剂量，避免了薄膜晶体管的阈值电压漂移，有利于改善多晶硅薄膜晶体管的特性。
以下结合附图和具体实施例对本发明提出的多晶硅薄膜晶体管及其制作方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1示出了本发明实施例的多晶硅薄膜晶体管的制作方法流程示意图。如图1所示，本发明实施例的多晶硅薄膜晶体管的制作方法，包括：
提供一衬底，在所述衬底上形成有多晶硅有源层；
在所述多晶硅有源层上依次形成栅绝缘层和多晶硅栅极层；
形成覆盖所述栅绝缘层和所述多晶硅栅极层的侧墙覆盖层；
执行化学机械抛光工艺，去除所述多晶硅栅极层上方的部分厚度的所述侧墙覆盖层；
执行第一次离子注入工艺向所述多晶硅栅极层注入离子；
刻蚀去除位于所述多晶硅栅极层两侧的部分侧墙覆盖层以形成侧墙；
执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的所述多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区。
下面结合图2至图5所示，详细介绍本发明实施例的多晶硅薄膜晶体管的制作方法具体步骤。
在步骤S1中，如图2所示，提供一衬底1，所述衬底1上依次形成缓冲层2和多晶硅有源层3。具体的例如：清洗衬底1，采用等离子体化学气相沉积法(PECVD)在衬底1的表面依次形成缓冲层2和非晶硅薄膜；其中，缓冲层2可由氧化硅和/或氮化硅形成单层结构或复合层结构。对非晶硅薄膜进行高温脱氢处理，通常将非晶硅薄膜中的氢含量控制在2％以下；当非晶硅薄膜的脱氢工序完成后，对其进行准分子激光退火，便可以使非晶硅薄膜转变为多晶硅薄膜。所述多晶硅薄膜作为多晶硅薄膜晶体管的有源层。并且，利用有源层掩膜版，对所述多晶硅薄膜进行光刻，可以得到图案化的多晶硅薄膜；光刻工序通常包括曝光、显影、刻蚀和剥离等。该图案化的多晶硅薄膜即为多晶硅有源层3。形成的缓冲层2的厚度例如为100埃～200埃，形成的多晶硅有源层3的厚度例如为800埃～1000埃。
在步骤S2中，如图3所示，在所述多晶硅有源层上依次形成栅绝缘层4和多晶硅栅极层5。示例性地，通过PECVD工艺在所述多晶硅有源层3上形成栅绝缘层4，所述栅绝缘层4例如为氧化硅或氮化硅；接着，在所述栅绝缘层4上形成多晶硅栅极层，并通过栅掩膜版将所多晶硅栅极层图案化，得到部分覆盖所述栅绝缘层的多晶硅栅极层。所述多晶硅栅极层5位于所述多晶硅有源层3的中间区域的上方。
在步骤S3中，如图3所示，形成覆盖所述栅绝缘层4和所述多晶硅栅极层5的侧墙覆盖层6。所述侧墙覆盖层6依次包括第一氧化硅层61、氮化硅层62和第二氧化硅层63。所述第一氧化硅层61、氮化硅层62和第二氧化硅层63的厚度例如分别为100埃～200埃、200埃～300埃和800埃～1000埃。
在步骤S4中，如图4所示，执行化学机械抛光工艺，去除所述多晶硅栅极层5上方的部分厚度的所述侧墙覆盖层6。具体的，去除所述多晶硅栅极层5上方的所述第二氧化硅层63和所述氮化硅层62。
在步骤S5中，如图4所示，执行第一次离子注入工艺向所述多晶硅栅极层5注入离子。具体的，在第一次离子注入中注入N型杂质离子例如砷(As)，注入能量为10～20keV,注入剂量为1E15atoms/cm2～5E15atoms/cm2。此处，也可以根据实际需要注入P型杂质离子。多晶硅栅极层5上方的所述第二氧化硅层63和所述氮化硅层62已经去除，使待注入的离子能很好的通过所述第一氧化硅层61进入所述多晶硅栅极层5，位于所述多晶硅栅极层5两侧的所述多晶硅有源层因有侧墙覆盖层的遮挡，离子注入时不能注入所述多晶硅有源层。即第一次离子注入工艺中，仅有所述多晶硅栅极层5中注入离子。侧墙覆盖层6中的氮化硅层62比较致密用来阻挡离子注入，防止位于所述多晶硅栅极层5两侧的所述多晶硅有源层3被离子注入掺杂。第二氧化硅层63用以保护氮化硅层62不被刻蚀消耗；第一氧化硅层61致密性好，表面覆盖性好，用于提高氮化硅层62和栅绝缘层4之间的粘合力，同时缓解氮化硅层62的应力。
在步骤S6中，如图5所示，刻蚀去除位于所述多晶硅栅极层5两侧的部分侧墙覆盖层6以形成侧墙。所述侧墙用来环绕所述多晶硅栅极层5，防止源、漏注入过于接近沟道以致可能发生的源漏穿通。
在步骤S7中，如图5所示，执行第二次离子注入工艺向所述多晶硅栅极层5和位于所述侧墙两侧的所述多晶硅有源层3中注入离子，形成源极掺杂区7和漏极掺杂区8。示例性的，具体的：在第二次离子注入中注入N型杂质离子例如砷(As)，注入能量为25～35keV,注入剂量为1E14atoms/cm2～5E14atoms/cm2。此处，也可以根据实际需要注入P型杂质离子。向所述多晶硅栅极层5和位于所述侧墙两侧的所述多晶硅有源层3中注入离子，形成源极掺杂区7和漏极掺杂区8，其中，第二次离子注入工艺和第一次离子注入工艺的离子类型相同。在第二次离子注入完成后，对多晶硅薄膜晶体管进行高温快速退火处理，以便对多晶硅有源层3中因源、漏极离子掺杂造成的晶格破坏进行修复，并活化多晶硅有源层中掺杂的源、漏极离子；最后，对多晶硅有源层3的表面进行氢原子等离子体处理，以有效修补多晶硅有源层3表面的硅悬挂键，从而获得性能稳定的多晶硅有源层3。
本发明实施例的多晶硅薄膜晶体管，包括：
如图5所示，设置在衬底1上方的多晶硅有源层3，设置在所述多晶硅有源层3上方的多晶硅栅极层5，以及设置在所述多晶硅有源层3与所述多晶硅栅极层5之间的栅绝缘层4；设置在所述多晶硅栅极层5两侧的侧墙；
其中，所述多晶硅有源层3包括位于所述侧墙两侧的源极掺杂区7和漏极掺杂区8，所述多晶硅栅极层5中注入有预定剂量的离子，且所述源极掺杂区7和漏极掺杂区8的注入的离子剂量均小于所述多晶硅栅极层5的注入的离子剂量。
所述衬底1和所述多晶硅有源层3之间设置有缓冲层2。所述侧墙包括氮化硅层和氧化硅层。
综上所述，在本发明提供的多晶硅薄膜晶体管及其制作方法中，执行第一次离子注入工艺向所述多晶硅栅极层注入离子；执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区。第一次离子注入与第二次离子注入的总量构成原本应该给多晶硅栅极层的离子注入剂量，通过第二次离子注入工艺形成源极掺杂区和漏极掺杂区。所述源极掺杂区和漏极掺杂区的注入离子剂量均小于所述多晶硅栅极层的注入离子剂量，如此一来，在确保多晶硅栅极层的离子注入剂量不减少的条件下，通过减少所述源极掺杂区和漏极掺杂区的注入离子剂量，来减少源漏耗尽区交迭，从而防止源、漏穿通，同时确保了多晶硅栅极层的离子注入剂量，避免了薄膜晶体管的阈值电压漂移，有利于改善多晶硅薄膜晶体管的特性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种多晶硅薄膜晶体管的制作方法，其特征在于，包括：
提供一衬底，所述衬底上形成有多晶硅有源层；
在所述多晶硅有源层上依次形成栅绝缘层和多晶硅栅极层；
形成覆盖所述栅绝缘层和所述多晶硅栅极层的侧墙覆盖层；
执行化学机械抛光工艺，去除所述多晶硅栅极层上方的部分厚度的所述侧墙覆盖层；
执行第一次离子注入工艺向所述多晶硅栅极层注入离子；
刻蚀去除位于所述多晶硅栅极层两侧的部分侧墙覆盖层以形成侧墙；
执行第二次离子注入工艺向所述多晶硅栅极层和位于所述侧墙两侧的所述多晶硅有源层中注入离子，形成源极掺杂区和漏极掺杂区；
其中，所述侧墙覆盖层包括依次覆盖所述栅绝缘层和所述多晶硅栅极层的第一氧化硅层、氮化硅层和第二氧化硅层；
在执行化学机械抛光工艺步骤中，去除所述多晶硅栅极层上方的所述第二氧化硅层和所述氮化硅层。
2.如权利要求1所述的多晶硅薄膜晶体管的制作方法，其特征在于，所述衬底和所述多晶硅有源层之间形成有缓冲层。
3.如权利要求1所述的多晶硅薄膜晶体管的制作方法，其特征在于，所述多晶硅有源层采用化学气相沉积法形成。
4.如权利要求1所述的多晶硅薄膜晶体管的制作方法，其特征在于，第二次离子注入工艺和第一次离子注入工艺的注入离子类型相同。
5.如权利要求1所述的多晶硅薄膜晶体管的制作方法，其特征在于，在第一次离子注入中注入N型杂质离子，注入能量为10～20keV,注入剂量为1E15atoms/cm2～5E15atoms/cm2。
6.如权利要求1所述的多晶硅薄膜晶体管的制作方法，其特征在于，在第二次离子注入中注入N型杂质离子，注入能量为25～35keV,注入剂量为1E14atoms/cm2～5E14atoms/cm2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910210570.6A CN109920731B (zh) | 2019-03-20 | 2019-03-20 | 多晶硅薄膜晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910210570.6A CN109920731B (zh) | 2019-03-20 | 2019-03-20 | 多晶硅薄膜晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109920731A CN109920731A (zh) | 2019-06-21 |
| CN109920731B true CN109920731B (zh) | 2021-03-19 |
Family
ID=66965687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910210570.6A Active CN109920731B (zh) | 2019-03-20 | 2019-03-20 | 多晶硅薄膜晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109920731B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111785689A (zh) * | 2020-08-26 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | Cmos器件及其形成方法 |
| CN114496760B (zh) * | 2022-04-01 | 2022-07-01 | 晶芯成(北京)科技有限公司 | 一种mos晶体管的形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179240A (ja) * | 1990-11-14 | 1992-06-25 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| KR100188090B1 (ko) * | 1995-10-12 | 1999-07-01 | 김광호 | 액정 표시 장치용 박막 트랜지스터 기판의 및 그 제조방법 |
| CN101651103B (zh) * | 2008-08-14 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| CN102034710B (zh) * | 2009-09-25 | 2012-02-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的栅极预掺杂方法 |
| CN104538364B (zh) * | 2014-12-25 | 2018-01-26 | 上海华虹宏力半导体制造有限公司 | 稳定闪存单元字线阈值电压的方法 |
-
2019
- 2019-03-20 CN CN201910210570.6A patent/CN109920731B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109920731A (zh) | 2019-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7741138B2 (en) | Semiconductor device and fabricating method thereof | |
| JP4493536B2 (ja) | 半導体装置及びその製造方法 | |
| JP2848757B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR101811796B1 (ko) | 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법 | |
| US8187941B2 (en) | Method of manufacturing semiconductor device | |
| US7572706B2 (en) | Source/drain stressor and method therefor | |
| US7718506B2 (en) | Isolation structure for MOS transistor and method for forming the same | |
| KR100801315B1 (ko) | 돌기형트랜지스터가 구비된 반도체소자의 제조 방법 | |
| CN109920731B (zh) | 多晶硅薄膜晶体管及其制作方法 | |
| CN110021528A (zh) | 半导体器件及其形成方法 | |
| US6130135A (en) | Method of fabricating lightly-doped drain transistor having inverse-T gate structure | |
| CN1812103B (zh) | 在栅极电极上具有硅层的半导体器件 | |
| US7217625B2 (en) | Method of fabricating a semiconductor device having a shallow source/drain region | |
| CN107799418A (zh) | 半导体结构及其形成方法 | |
| US7045429B2 (en) | Method of manufacturing a semiconductor device | |
| US20080171412A1 (en) | Fabrication methods for mos device and cmos device | |
| US7863692B2 (en) | Semiconductor device | |
| KR20100020688A (ko) | Ｌｄｍｏｓ 반도체 소자와 그 제조 방법 | |
| US7517760B2 (en) | Semiconductor device manufacturing method including three gate insulating films | |
| CN107045982B (zh) | 半导体结构的形成方法 | |
| CN112466953B (zh) | 一种h型体接触soi mosfet器件及其制作方法 | |
| KR100873816B1 (ko) | 트랜지스터 제조 방법 | |
| CN118471809A (zh) | 半导体结构及其形成方法 | |
| JP2024048439A (ja) | 半導体デバイス及び半導体デバイスの製造方法 | |
| CN114695552A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |