CN106463470A - 布线基板、电子装置以及电子模块 - Google Patents
布线基板、电子装置以及电子模块 Download PDFInfo
- Publication number
- CN106463470A CN106463470A CN201580031717.5A CN201580031717A CN106463470A CN 106463470 A CN106463470 A CN 106463470A CN 201580031717 A CN201580031717 A CN 201580031717A CN 106463470 A CN106463470 A CN 106463470A
- Authority
- CN
- China
- Prior art keywords
- electrode
- wiring board
- outer edge
- solder
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48105—Connecting bonding areas at different heights
- H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15158—Shape the die mounting substrate being other than a cuboid
- H01L2924/15159—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
- H10H20/80—Constructional details
- H10H20/85—Packages
- H10H20/8506—Containers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
本发明的布线基板(1)具有:具有在主面以及侧面开口的切口部(12)的绝缘基体(11);和被设置于切口部(12)的内面且经由焊料(6)而与外部电路基板(5a)连接的内面电极(13),内面电极(13)在表面侧具有镍以及金,并且外缘部(13a)的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金。
Description
技术领域
本发明涉及布线基板、电子装置以及电子模块。
背景技术
以往,在布线基板中,在绝缘基体的内部或者表面设置有布线导体,此外,在从绝缘基体的侧面到下表面在切口部以及其内面设置有与布线导体连接的内面电极。在通过焊料来将包含电子部件以及布线基板的电子装置与例如模块基板接合的情况下,内面电极经由焊料而与模块基板接合(JP特开2002-158509号公报)。
发明内容
-发明要解决的课题-
近年来,随着布线基板的高精度化,进行了使用薄膜法来在绝缘基体的表面形成布线导体等的手段,但若使用薄膜法在切口部的内面形成内面电极,则设置于切口部的内面的内面电极与设置于绝缘基体的表面的布线导体相比,难以形成为密接性优良的部件。因此,在通过焊料将布线基板的内面电极与模块基板的连接焊盘接合时,若焊料覆盖到内面电极的外缘部,则基于布线基板与模块基板的热膨胀差的应力经由焊料而施加到内部电极的外缘部,导致内面电极可能从绝缘基体剥离。
-解决课题的手段-
根据本发明的一个方式,布线基板具有:绝缘基体,具有在主面以及侧面开口的切口部;和内面电极,被设置于所述切口部的内面并且经由焊料而与外部电路基板连接,该内面电极在表面侧具有镍以及金,并且外缘部的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金。
根据本发明的另一方式,电子装置具有上述构成的布线基板;和被安装于该布线基板且与所述内面电极电连接的电子部件。
根据本发明的另一方式,电子模块具有:在主面具有连接焊盘的模块基板;和所述内面电极经由焊料而与所述连接焊盘连接的上述构成的电子装置。
-发明效果-
在基于本发明的一个方式的布线基板中,由于具有:绝缘基体,具有在主面以及侧面开口的切口部;和内面电极,被设置于切口部的内面并且经由焊料来与外部电路基板连接,内面电极在表面侧具有镍以及金,并且外缘部的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金,因此能够抑制焊料覆盖内面电极的外缘部。由此,抑制基于布线基板与外部电路基板的热膨胀差的应力经由焊料而施加到内部电极的外缘部,减少内面电极从绝缘基体剥离的可能性。其结果,能够设为长时间内与外部电路基板的电连接可靠性优良的小型且高精度的布线基板。
基于本发明的另一方式的电子装置具有:上述构成的布线基板;和被安装于布线基板且与内面电极电连接的电子部件,从而电可靠性提高。
基于本发明的另一方是的电子模块具有:在主面具有连接焊盘的模块基板;内面电极经由焊料而与连接焊盘连接的上述构成的电子装置,因此能够设为长时间内与布线基板和模块基板的电连接可靠性优良的模块。
附图说明
图1(a)是表示本发明的第1实施方式中的电子装置的俯视图,(b)是(a)的仰视图。
图2(a)是图1(a)的A方向的侧视图,(b)是(a)的A部的主要部分放大侧视图。
图3(a)是图1(a)所示的电子装置的A-A线的剖视图,(b)是(a)的A部的主要部分放大剖视图。
图4(a)以及(b)分别是本发明的第1实施方式中的电子装置的另一例的主要部分放大剖视图。
图5(a)~(d)分别是表示本发明的第1实施方式中的布线基板的制造方法的剖视图。
图6是表示将图1中的电子装置安装于模块基板的电子模块的主要部分放大剖视图。
图7(a)是表示本发明的第2实施方式中的电子装置的俯视图,(b)是(a)的仰视图。
图8(a)是图7(a)的A方向的侧视图,(b)是(a)的A部的主要部分放大侧视图。
图9(a)是图7(a)所示的电子装置的A-A线的剖视图,(b)是(a)的A部的主要部分放大剖视图。
图10是表示将图7中的电子装置安装于模块基板的电子模块的主要部分放大剖视图。
图11(a)是表示本发明的第3实施方式中的电子装置的俯视图,(b)是(a)的仰视图。
图12是图11(a)所示的电子装置的A-A线处的剖视图。
图13(a)是表示本发明的第4实施方式中的电子装置的俯视图,(b)是(a)的A-A线处的剖视图。
图14是表示本发明的第5实施方式中的电子装置的仰视图。
具体实施方式
参照添加的附图来对本发明的几个示例性的实施方式进行说明。
(第1实施方式)
如图1~图3以及图6所示,本发明的第1实施方式中的电子装置包含:布线基板1、和被设置在布线基板1的上表面的电子部件2。如图6所示的例子那样,例如在构成电子模块的情况下,电子装置在包含外部电路基板5a的模块基板5上使用焊料6来进行连接。
布线基板1具有:具有在主面以及侧面开口的切口部12的绝缘基体11;和被设置于切口部12的内面、经由焊料6而与包含于模块基板5的外部电路基板5a连接的内面电极13。内面电极13在表面侧具有镍以及金,并且外缘部13a的表面相比于金,更多具有镍,内侧的区域的表面相比于镍,更多具有金。在图1~图3以及图6中,电子装置被安装于假想的xyz空间中的xy平面。在图1~图3以及图6中,上方向为假想的z轴的正方向。
绝缘基体11由单层或多层的绝缘层11a构成,具有包含电子部件2的安装区域的上表面,若俯视、即从与上表面垂直的上方向观察,则具有矩形形状的板状的形状。绝缘基体11作为用于支撑电子部件2的支撑体而发挥作用,电子部件2经由低熔点钎焊材料或者导电性树脂等的接合部件而被粘合固定在上表面中央部的安装区域上。
绝缘基体11能够使用例如氧化铝质烧结体(氧化铝陶瓷)、氮化铝质烧结体、莫来石质烧结体或者玻璃陶瓷烧结体等的陶瓷。
在绝缘基体11由例如氧化铝质烧结体构成的情况下,通过如下过程而被制作:向氧化铝、氧化硅、氧化镁以及氧化钙等原料粉末添加混合适当的有机粘合剂以及溶剂等并使其为泥浆状,通过刮刀法、压延辊法等来将其成型为片状而得到陶瓷生片,在此之后,对陶瓷生片施加适当的冲压加工并且将其层叠多层,在高温(约1600℃)下进行烧制。
切口部12在绝缘基体11的主面以及侧面开口。在图1~图3以及图6中,切口部12在绝缘基体11的下侧主面(下表面)以及侧面的2个方向开口。另外,切口部12也可以在绝缘基板11的上侧主面(上表面)、下侧主面(下表面)以及侧面的3个方向开口。在图1~图3所示的例子中,切口部12俯视下形成为半椭圆形状,形成为将椭圆体断开的形状、即内面形成为曲面状。切口部12也可以形成为俯视下半圆形状、半长圆形状及将半球体断开的形状。这样的切口部12是利用喷砂加工等,通过在绝缘基体11形成成为切口部12的孔而设置的。在这种情况下,切口部12的内面形成为曲面状。此外,切口部12也可以形成为将俯视下角部形成为圆弧状的矩形形状的柱状或者锥形断开的形状、或者俯视下半圆形状、半椭圆形状或者半长圆形状、或者将多个大小的切口部12重合的柱状或者锥形断开的形状。这样的切口部12通过利用激光加工或基于模具的冲压加工等,在绝缘基体11用的陶瓷生片的几个形成成为切口部12的贯通孔而形成。
内面电极13被设置于切口部12的内面,布线导体14被设置于绝缘基体11的表面以及内部。在图1~图3所示的例子中,内面电极13被设置于切口部12的内面的整面。在图1~图3所示的例子中,在切口部12开口的主面,设置与内面电极13连接的主面电极15。通过包含这些内面电极13和主面电极15的构成来成为外部电极。布线导体14与主面电极15在绝缘基体11的下表面连接。内面电极13与布线导体14经由主面电极15来电连接。
包含内面电极13和主面电极15的外部电极用于在包含外部电路基板5a的模块基板5接合布线基板1。内面电极13、布线导体14以及主面电极15用于将被安装于布线基板1的电子部件2与模块基板5电连接。布线导体14包含:被设置于绝缘基体11的表面或者内部的布线导体、和贯通构成绝缘基体11的绝缘层11a并将位于上下的布线导体彼此电连接的贯通导体。
内面电极13或者主面电极15包含薄膜层16以及镀层17。薄膜层16例如具有密接金属层和阻挡层。构成薄膜层16的密接金属层形成于绝缘基体11的主面以及切口部12的内面。密接金属层例如由氮化钽、镍-铬、镍-铬-硅、钨-硅、钼-硅、钨、钼、钛或者铬等构成,通过采用蒸镀法、离子镀法或者溅射法等薄膜形成技术,覆盖于绝缘基板11的表面以及切口部12的内面。在例如使用真空蒸镀法来形成的情况下,将绝缘基体11设置于真空蒸镀装置的成膜室内,在成膜室内的蒸镀源配置成为密接金属层的金属片,然后,使成膜室内为真空状态(10-2Pa以下的压力),并且对配置于蒸镀源的金属片进行加热并使其蒸发,使该蒸发的金属片的分子覆盖于绝缘基板11,从而形成成为密接金属层的薄膜金属的层。并且,在对形成有薄膜金属层的绝缘基体11使用光刻法来形成抗蚀剂图案之后,通过蚀刻来去除多余的薄膜金属层,从而形成密接金属层。在密接金属层的上表面覆盖阻挡层。阻挡层与密接金属层以及镀层的接合性以及润湿性良好,具有稳固地与密接金属层以及镀层接合并且防止密接金属层与镀层的相互扩散的作用。阻挡层例如由镍-铬、铂、钯、镍或者钴等构成,通过蒸镀法、离子镀法或者溅射法等薄膜形成技术而覆盖于密接金属层的表面。
密接金属层的厚度可以是0.01~0.5μm左右。若厚度小于0.01μm,则存在难以使密接金属层稳固地密接于绝缘基体11上的趋势。在厚度超过0.5μm的情况下,由于密接金属层的成膜时的内部应力导致容易产生密接金属层的剥离。此外,阻挡层的厚度可以是0.05~1μm左右。若厚度小于0.05μm,则存在阻挡层产生针孔等的缺陷并难以实现作为阻挡层的功能的趋势。在厚度超过1μm的情况下,由于成膜时的内部应力而容易产生阻挡层的剥离。
镀层17通过电镀法或者无电镀法来覆盖于薄膜层16的表面。镀层17由镍、铜、金或者银等耐腐蚀性以及与连接部件的连接性优良的金属构成,例如,依次覆盖厚度0.5~5μm左右的镍镀层和厚度0.1~3μm左右的金镀层。由此,能够有效地抑制内面电极13以及主面电极15腐蚀,并且能够使内面电极13以及主面电极15与形成于模块基板5的连接用的连接焊盘51的接合稳固。
布线导体14中能够使用钨(W)、钼(Mo)、锰(Mn)、银(Ag)或者铜(Cu)等金属材料。例如,在绝缘基体11由氧化铝质烧结体构成的情况下,预先在成为绝缘基体11的陶瓷生片通过丝网印刷法将向W、Mo或者Mn等高熔点金属粉末添加混合适当的有机粘合剂以及溶剂等而得到的导体糊膏印刷涂覆为规定的图案,与成为绝缘基体11的陶瓷生片同时烧制,从而在绝缘基体11的规定位置覆盖形成布线导体14。在布线导体14是贯通导体的情况下,通过以下过程来形成:通过基于模具或冲孔的冲压加工、激光加工来在生片形成贯通孔,通过印刷法来向该贯通孔填充布线导体14用的导体糊膏。
另外,在布线导体14露出的表面,与内面电极13的薄膜层16以及主面电极15的薄膜层16同样地,通过电镀法或者无电镀法来覆盖镀层17。镀层17由镍、铜、金或者银等耐腐蚀性以及与连接部件的连接性优良的金属构成,例如,依次覆盖厚度0.5~5μm左右的镍镀层和厚度0.1~3μm左右的金镀层,或者厚度1~10μm左右的镍镀层和厚度0.1~1μm左右的银镀层。由此,能够有效地抑制布线导体14腐蚀,并且能够使布线导体14与电子部件2的固定、布线导体14与焊线等连接部件3的接合稳固。
内面电极13在表面侧具有镍以及金,并且外缘部13a的表面相比于金,较多具有镍,内侧的区域的表面相比于镍,较多具有金。这里,所谓内面电极13的外缘部13a,是指内面电极13中的绝缘基体11的侧面侧的外缘部。此外,在内面电极13的外缘部的表面,含有50%以上的镍,在内面电极13的内侧的区域的表面,含有50%以上的金。另外,可以使用电子射线微量分析仪来分别测定内面电极13的外缘部的表面以及内侧的区域的表面中的镍或者金的含有率、或者表面中的分布状态。在图1~图3所示的例子中,内面电极13的外缘部13a在内面电极13中的绝缘基体11的侧面侧的外缘部,沿着绝缘基体11的侧面侧的切口部12的开口而被设置。在图1以及图2中,内面电极13的外缘部13a通过阴影来表示。若内面电极13的外缘部13a的宽度W形成为0.01mm≤W≤0.2mm左右的宽度,则能够设为长时间内与包含外部电路基板5a的模块基板5的电连接可靠性优良的小型且高精度的布线基板1。
这样的内面电极13的外缘部13a能够通过对内面电极13中的绝缘基体11的侧面侧的外缘部局部施加热能来形成。例如,可以对包含薄膜层16和镀层17的内面电极13中的绝缘基体11的侧面侧的外缘部,通过激光照射,在不去除内面电极13的程度上施加热能,来使内面电极13中的绝缘基体11的侧面侧的外缘部变质。例如,在内面电极13的镀层17由Ni镀层和Au镀层的2层构成的情况下,通过利用激光照射来向内面电极13中的绝缘基体11的侧面侧的外缘部施加热能,来使Ni镀层的Ni在Au镀层内扩散并在Au镀层的表面析出,也就是说,通过在镀层17的表面具有难以润湿到焊料6的成分(Ni),能够在内面电极13的外缘部13a形成难以润湿到焊料6的部分,并且在内面电极13的内侧、主面电极15,通过抑制热能的施加,能够设为容易润湿到焊料6的状态。另外,关于内面电极13中的内侧的区域的表面相比于镍更多具有金,包含通过不向内面电极13中的内侧的区域施加基于激光照射的热能,内面电极13中的内侧的区域的表面实质上不具有镍。
通过这样对布线基板1局部施加热能,能够抑制向内面电极13、布线导体14以及主面电极15等传播热能导致的变质,能够设为布线导体14与电子部件2的固定、布线导体14与焊线等连接部件3的接合、以及内面电极13以及主面电极15与形成于包含外部电路基板5a的模块基板5的连接焊盘51的接合良好的布线基板1。
另外,在内面电极13的外缘部13a如上述那样内面电极13的镀层17由Ni镀层和Au镀层的2层构成的情况下,若在表面相比于容易润湿到焊料6的成分(Au)更多具有难以润湿到焊料6的成分(Ni),则能够有效地使内面电极13的外缘部13a的表面为难以润湿到焊料6的材料,因此能够有效地抑制基于布线基板1与模块基板5的热膨胀差的应力经由焊料6而施加到内面电极13的外缘部13a,能够减少内面电极13从绝缘基体11剥离的可能性。关于内面电极13的外缘部13a在表面相比于容易润湿到焊料6的成分更多具有难以润湿到焊料的成分,能够例如使用电子射线微量分析仪,针对观察位置的容易润湿到焊料6的成分与难以润湿到焊料的成分测定分布来进行确认。
此外,内面电极13的外缘部13a也可以从绝缘基体11的侧面侧的切口部12的开口分开设置,但若沿着切口部12的开口而被设置,则不形成容易润湿到内面电极13a的外缘部13a的部分,并且能够扩大内面电极13a的内侧的区域,因此能够设为内面电极13以及主面电极15与形成于模块基板5的连接焊盘51的接合良好的布线基板1。
布线基板1具有:具有在主面以及侧面的2方向开口的切口部12的绝缘基体11、和设置于切口部12的内面的经由焊料6来与外部电路基板5a连接的内面电极13,内面电极13在表面侧具有镍以及金,并且外缘部13a的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金,因此能够抑制焊料6形成于内面电极13的外缘部13a。由此,能够抑制基于布线基板1与外部电路基板5a的热膨胀差的应力经由焊料6而施加到内面电极13的外缘部13a,减少内面电极13从绝缘基体11剥离的可能性。其结果,能够设为长时间内与外部电路基板5a的电连接可靠性优良的小型且高精度的布线基板1。
在图1~图3所示的例子中,布线导体14和主面电极15在绝缘基体11的主面(下面)连接。在图4(a)所示的例子中,内面电极13和布线导体14在内面电极13之中与绝缘基体11的主面(下面)相反的一侧即切口部12的内面的部位连接,布线导体14与主面电极15经由内面电极13而连接。在图4(b)所示的例子中,内面电极13和布线导体14在切口部12的内面连接,布线导体14和主面电极15从切口部12的内面经由内面电极13,以及在绝缘基体11的主面(下面)直接地分别连接。在布线导体14与主面电极15连接的情况下,由于主面电极15与绝缘基体11的主面稳固地密接,因此与内面电极13和布线导体14在切口部12的内面连接的情况相比,能够使安装有电子部件2的布线基板1与包含外部电路基板5a的模块基板5的电连接良好。
本发明的第1实施方式中的布线基板1例如能够通过以下的制造方法来制作。
首先,如图5(a)所示的例子那样,准备在内部以及表面形成有布线导体14的由多个绝缘层111a构成的绝缘母基板111。绝缘母基板111为多个绝缘基体11连结而成的形状、例如多个组合用布线基板的形状,具有成为在下侧主面开口的切口部12的半球体状的凹部112。如上所述,这样的凹部112例如使用喷砂加工等而形成。
接下来,如图5(b)所示的例子那样,在绝缘母基板111的成为切口部12的凹部112的内面,形成包含薄膜层16以及镀层17的内侧电极13,在绝缘母基板111的表面形成包含薄膜层16以及镀层17的主面电极15。
接下来,如图5(c)所示的例子那样,通过激光照射来向凹部112的内面的内面电极13的规定的区域施加热能,沿着成为布线基板1的外缘,在内面电极13的表面形成难以润湿到焊料6的部分(包含金以及镍的部分)。
然后,如图5(d)所示的例子那样,通过使用切片法等来将凹部112断开,能够制作具有外缘部13a的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金的内侧电极13的布线基板1。
另外,如图5(a)所示的例子那样,若凹部112的宽度W2是凹部112的深度H2以上(W2≥H2),则在凹部112的内面容易良好地形成内面电极13以及内面电极13的外缘部13a(难以润湿到焊料6的部分)。
此外,在形成于凹部112的内面的内面电极13的外缘部13a,形成于表面的难以润湿到焊料6的部分形成为比通过切片法来将凹部112断开时的刀片宽度大,具体而言形成为刀片宽度的110%以上,则能够良好地制作沿着开口的边的内面电极13的外缘部13a的表面相比于金更多具有镍且难以润湿到焊料6、内侧的区域的表面相比于镍更多具有金且容易润湿到焊料6的布线基板1。
另外,也可以在形成于凹部112的内面的内面电极13设置多列难以润湿到焊料6的部分,将凹部112断开,制作包含内面电极13的外缘部13a的多列的部分的表面相比于金更多具有镍且难以润湿到焊料6、除了内侧的区域的多列的部分以外的表面相比于镍更多具有金且容易润湿到焊料6的布线基板1。
若使用上述的制造方法,能够制作生产性良好、电子部件2与布线基板1、包含外部电路基板5a的模块基板5的电连接良好的布线基板1。
通过使内面电极13的外缘部13a的表面相比于金更多具有镍且难以润湿到焊料6,从而通过将凹部112断开,如图1~图3所示的例子那样,即使内面电极13的薄膜层16以及镀层17在绝缘基体11的侧面露出,也能够抑制流到内面电极13的薄膜层16的露出的端部。
此外,如图4所示的例子那样,在切口部12的内面将内面电极13和布线导体14连接的情况下,俯视下,在与绝缘母基板111的内部的凹部112重合的区域形成布线导体14,通过喷砂加工等来使布线导体14在凹部112的内部露出后,在凹部112的内面形成内面电极13,将内面电极13与布线导体14连接即可。
另外,将凹部112断开后,也可以向设置于切口部12的内面的内面电极13的外缘部13a通过激光照射来施加热能,难以润湿到焊料6。在该情况下,由于在分割后能够从绝缘基体11的侧面方向通过激光照射来向内面电极13的外缘部13a进行照射,因此在切口部12较小等情况下,能够高精度地容易形成使外缘部13a的表面相比于金更多含有镍且难以润湿到焊料6的内侧电极13,能够制作更小型的电子部件2与布线基板1、模块基板5的电连接良好的布线基板1。
能够通过在布线基板1的上表面安装电子部件2来制作电子装置。安装于布线基板1的电子部件2是IC芯片、LSI芯片等的半导体元件、发光元件、石英振荡器、压电振荡器等的压电元件以及各种传感器等。例如,在电子部件2是引线接合型的半导体元件的情况下,半导体元件在通过低熔点钎焊材料或者导电性树脂等的接合部件而被固定在布线导体14上之后,半导体元件的电极与布线导体14经由焊线等连接部件3而电连接,从而被安装于布线基板1。此外,例如,在电子部件2是倒装芯片型的半导体元件的情况下,半导体元件通过半导体元件的电极与布线导体14经由焊料凸块、金凸块或者导电性树脂(各向异性导电树脂等)等连接部件3而电以及机械连接,来被安装于布线基板1。此外,也可以在布线基板1安装多个电子部件2,也可以根据需要,安装电阻元件、电容元件等小型的电子部件。此外,电子部件2根据需要,通过由树脂或玻璃等构成的密封材料4、由树脂、玻璃、陶瓷、金属等构成的盖体等而被密封。
本实施方式的电子装置如图6所示的例子那样,经由焊料6来与包含外部电路基板5a的模块基板5的连接焊盘51连接,成为电子模块。焊料6在切口部12内与内面电极13接合,此外在绝缘基体11的下表面与主面电极17接合。此外,焊料6倾斜为从除了内面电极13的外缘部13a以外的内面电极13的内侧的端部到连接焊盘51的外侧的端部扩展,并且通过表面相比于金更多具有镍的内面电极13的外缘部13a,抑制焊料6在内面电极13的外缘部13a形成。通过设为这样的构成,能够抑制基于布线基板1与包含外部电路基板5a的模块基板5的热膨胀差的应力经由焊料6而施加到内面电极13的外缘部13a,抑制内面电极13从绝缘基体11剥离,电子装置稳固地连接于模块基板5,能够设为连接可靠性提高的电子模块。
根据本实施方式的布线基板,包括具有在主面以及侧面开口的切口部12的绝缘基体11、设置于切口部12的内面的经由焊料6而与外部电路基板5a连接的内面电极13,内面电极13在表面侧具有镍以及金,并且外缘部13a的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金,因此能够抑制焊料6形成于内面电极13的外缘部13a,抑制基于布线基板1与外部电路基板5a的热膨胀差的应力经由焊料6而施加于内面电极13的外缘部,减少内面电极13从绝缘基体11剥离的可能性,能够设为长时间内与外部电路基板5a的电连接可靠性优良的小型且高精度的布线基板1。
本实施方式中的布线基板1在小型且高输出的电子装置中能够适当地使用,能够良好地实现布线基板1中的电连接。例如,作为电子部件2,能够适当地使用为安装高发光的发光元件的发光元件安装用的小型的布线基板1。
此外,与后述的第2实施方式的布线基板1相比,在形成具有底部的切口部12时,能由单层的绝缘层11a形成,因此能够形成为轻薄化的布线基板1。
此外,若切口部12的内面是曲面状,则容易向成为切口部12的内面电极13的外缘部13a的位置进行激光照射,能够在切口部12的内面中的内面电极13的外缘部13a良好地形成难以润湿到焊料6的部分,并且焊料6容易扩展配置于内面电极13的内侧的区域的整体,因此能够设为长时间内与模块基板5的电连接可靠性优良的小型且高精度的布线基板1。
根据本实施方式的电子装置,通过具有上述构成的布线基板1,电可靠性被提高。
根据基于本发明的另一方式的电子模块,由于具有在主面具有连接焊盘51的模块基板5、内面电极13经由焊料6而连接于连接焊盘51的上述构成的电子装置,因此能够设为长时间内与布线基板1和模块基板5的电连接可靠性优良的部件。
(第2实施方式)
接下来,参照图7~图10来对基于本发明的第2实施方式的电子装置进行说明。
在本发明的第2实施方式中的电子装置中,与上述的第1实施方式的电子装置不同的方面如图7~图10所示的例子那样,切口部12在俯视下角部形成为圆弧状的矩形形状,是将沿着绝缘基体11的外边较长形成的四角锥台形断开的形状,主面电极15被设置于绝缘基体11的上表面。
根据本发明的第2实施方式中的布线基板,与第1实施方式同样地,能够抑制焊料6形成于内面电极13的外缘部13a,抑制基于布线基板1与外部电路基板5a的热膨胀差的应力经由焊料6而施加到内面电极13的外缘部13a,能够减少内面电极13从绝缘基体11剥离的可能性,能够设为长时间内与外部电路基板5a的电连接可靠性优良的小型且高精度的布线基板1。
被设置于绝缘基体11的上表面的主面电极15被用作为安装电子部件2或对连接部件3进行连接的布线。通过主面电极15被设置于绝缘基体11的上表面,能够将电子部件2高精度地安装于布线基板1。例如,在作为电子部件2而安装发光元件的情况下,通过高精度地安装,能够设为能够高精度地发光的发光装置。
另外,切口部12也可以设为将柱状断开的形状,如图7~图9所示的例子那样,若是将绝缘基体11的下面侧的开口的宽度比切口部12的底部的宽度大的四角锥台形状分割的形状,则在切口部12的内面能够良好地形成内面电极13以及在内面电极13的外缘部13a能够良好地形成难以润湿到焊料6的部分。
如上所述,第2实施方式中的布线基板1中的切口部12通过利用激光加工或基于模具的冲压加工等来在绝缘基体11用的陶瓷生片的几个形成成为切口部12的贯通孔而形成。
此外,若如图7~图10所示的例子那样,内面电极13设置于切口部12的内侧面和底面,则能够设为与模块基板5的电连接可靠性优良的布线基板1。
第2实施方式的布线基板1除了切口部12的形成方法,能够使用与第1实施方式相同的方法来制作。
(第3实施方式)
接下来,参照图11以及图12来对基于本发明的第3实施方式的电子装置进行说明。
在基于本发明的第3实施方式中的电子装置中,与上述的第1实施方式的电子装置不同的方面如图11以及图12所示的例子那样,在绝缘基体11的上表面具有空腔18。
根据本发明的第3实施方式中的布线基板,与第1实施方式同样地,能够抑制焊料6形成于内面电极13的外缘部,抑制基于布线基板1与外部电路基板5a的热膨胀差的应力经由焊料6而施加到内面电极13的外缘部13a,能够减少内面电极13从绝缘基体11剥离的可能性,能设为长时间内与外部电路基板5a的电连接可靠性优良的小型且高精度的布线基板1。
在第3实施方式的布线基板1中,如图11以及图12所示的例子那样,若俯视下将作为半长圆形状的半球体断开的形状的切口部12的深度小于空腔18的底面的高度(深度),则能够难以使绝缘基体11的强度降低,能够在绝缘基体11的下表面良好地形成切口部12。
另外,绝缘基体11如图11以及图12所示的例子那样,具有包含空腔18的上表面。这样的空腔18能够通过在陶瓷生片进行激光加工或基于模具的冲压加工等,将成为空腔18的贯通孔形成于多个陶瓷生片,将这些陶瓷生片与未形成贯通孔的陶瓷生片层叠来形成。此外,在绝缘基体11的厚度较薄的情况下,由于若空腔18用的贯通孔通过层叠陶瓷生片之后,通过激光加工或基于模具的冲压加工等来形成,则能够高精度地进行加工,因此优选。此外,如图11以及图12所示的例子那样,切口部12的宽度是空腔18的侧壁部的宽度的25%~75%左右。
在空腔18是用于安装发光元件的空间的情况下,空腔18的内侧面与空腔18的底面所成的角度θ也可以是钝角,特别地也可以是110度~145度。若将角度θ设为这样的范围,则容易通过冲压加工来稳定并且高效地形成成为空腔18的贯通孔的内侧面,容易使使用了该布线基板1的发光装置小型化。此外,能够将发光元件发出的光良好地向外部放射。具有这样的角度θ的内侧面的空腔18能够通过使用将冲头的直径与模孔的直径的间隙较大设定的冲压模具,对陶瓷生片进行穿孔来形成。也就是说,通过相对于冲压模具的冲头的直径,较大地设定模孔的直径的间隙,从而在从主面侧向另一主面侧对陶瓷生片进行穿孔时,生片从与冲头的接触面的边向与模孔的接触面的边被剪断,贯通孔的直径形成为从主面侧向另一主面侧扩展。此时,通过根据陶瓷生片的厚度等来设定冲头的直径与模孔的直径的间隙,能够调节设定与陶瓷生片的贯通孔的内侧面的角度。这样的冲压方法仅通过冲压加工,就能够将空腔18的内侧面与空腔18的底面所成的角度θ设为所希望的角度,因此生产率较高。
此外,在通过基于冲头的直径与模孔的直径的间隙较小的冲压模具的加工来形成角度θ为大约90度的贯通孔之后,即使向贯通孔的内侧面压制圆锥形状或者角锥形状的型,也可以形成具有从上述的一个主面侧向另一主面侧扩展的角度θ的贯通孔。在这样的情况下,能够更高精度地调整空腔18的内侧面与空腔18的底面所成的角度θ。
在布线基板1具有绝缘基体11、该绝缘基体11具有例如包含发光元件的被安装的空腔18的上表面的情况下,也可以在空腔18的内壁面设置用于使发光元件发出的光反射的反射层。反射层具有:设置于例如空腔18的内壁面的金属导体层、和覆盖于金属导体层上的镀层。金属导体层能够通过与内面电极13以及布线导体14或者主面电极15相同的材料以及方法来形成。
例如,在布线基板1安装发光元件的情况下,优选使金属导体层的最表面覆盖银镀层,使内面电极13以及布线导体14、主面电极15的最表面覆盖金镀层。其原因是,金镀层与银镀层相比,与电子部件2、连接部件3、焊料6的接合性优良,银镀层与金镀层相比,对光的反射率较高。此外,也可以将安装有发光元件的部位的布线与金属导体层的最表面设为银和金的合金镀层,例如,也可以设为银和金的完全固溶的合金镀层。
第3实施方式的布线基板1与第1实施方式同样地,能够适当地用于小型且高输出的电子装置,能够良好地实现布线基板1中的电连接。例如,作为电子部件2,能够适当地用作为安装高发光的发光元件的发光元件安装用的小型的布线基板。
第3实施方式的布线基板1能够使用与第1实施方式相同的制造方法来制作。
(第4实施方式)
接下来,参照图13来对基于本发明的第4实施方式的电子装置进行说明。
在本发明的第4实施方式中的电子装置中,与上述的第1实施方式的电子装置不同的方面如图13所示的例子那样,切口部12在与电子部件2的安装面相同的一个主面(以下,也称为上表面)和侧面开口。
根据本发明的第4实施方式中的布线基板,与第1实施方式的布线基板同样地,能够抑制焊料6形成于内面电极13的外缘部13a,能够抑制基于布线基板1与外部电路基板5a的热膨胀差的应力经由焊料6而施加到内面电极13的外缘部13a,能够减少内面电极13从绝缘基体11剥离的可能性,能够设为长时间内与外部电路基板5a的电连接可靠性优良的小型且高精度的布线基板。
此外,这样的布线基板1能够在布线基板1的上面侧通过焊料6来接合于模块基板5,因此能够在布线基板1的下面侧的整面接合热传导率比绝缘基体11高的部件并提高布线基板1的散热性。作为热传导率比绝缘基体11高的材料,在绝缘基体11由氧化铝质烧结体构成的情况下,举例有:铜(Cu)、铜-钨(Cu-W)或者铝(Al)等金属材料、氮化铝质烧结体构成的绝缘体等。在这样的布线基板1中,从安装于布线基板1的电子部件2向切口部12侧传导的热量被抑制,能够设为长时间内与模块基板5的电连接可靠性以及散热性优良的布线基板。
第4实施方式的布线基板1与第1实施方式同样地,能够适当地用于小型且高输出的电子装置,能够良好地实现布线基板1中的电连接。例如,作为电子部件2,能够适当地用作为安装高发光的发光元件的发光元件安装用的小型的布线基板。
第4实施方式的布线基板1能够使用与第2实施方式相同的制造方法来制作。
(第5实施方式)
接下来,参照图14来对基于本发明的第5实施方式的电子装置进行说明。
在本发明的第5实施方式中的电子装置中,与上述的第1实施方式的电子装置不同的方面如图14所示的例子那样,使主面电极15的外缘部15a的表面相比于金更多具有镍且难以润湿到焊料6。
根据本发明的第5实施方式中的布线基板,能够抑制焊料6形成于主面电极15的外缘部15a,能够抑制基于布线基板1与包含外部电路基板5a的模块基板5的热膨胀差的应力经由焊料6而施加到主面电极15的外缘部15a,能够减少主面电极15从绝缘基体11剥离的可能性。此外,在绝缘基体11的主面,即使在多个主面电极15的间隔较窄的部分,也能够抑制短路,能够设为与模块基板5的电连接可靠性优良的小型且高精度的布线基板。
使主面电极15的外缘部15a的表面相比于金更多具有镍且难以润湿到焊料6,能够使用与内面电极13的外缘部13a的表面相比于金更多具有镍且难以润湿到焊料6相同的方法来形成。
第5实施方式的布线基板1能够使用与第1实施方式相同的制造方法来制作。
本发明并不现定于上述的实施方式的例子,能够进行各种变更。在上述的例子中,表示了切口部12以及内面电极13分别设置于绝缘基体11的对置的2个侧面的例子,但也可以是将切口部12以及内面电极13设置于绝缘基体11的4个侧面全部的布线基板1、将多个切口部12以及内面电极13设置于各个边的布线基板1。此外,在图1~图14所示的例子中,绝缘基体11由2层或者3层的绝缘层11a形成,但也可以是由单层或者4层以上的绝缘层11a构成的。
此外,切口部12在图1~图14所示的例子中,在绝缘基体11的一个主面以及侧面开口,但也可以在绝缘基体11的2个主面以及侧面开口。
此外,在图11以及图12所示的例子那样,布线基板1也可以具有作为布线以外的导体的电子部件安装层19、中央端子层20等。例如,这些导体例如在包含薄膜层16和镀层17的情况下,能够通过与上述的内面电极13、主面电极15相同的材料以及方法来制作。另外,在通过与布线导体14相同的方法来形成的情况下,在露出的表面设置金属镀层17。电子部件安装层19例如被用于电子部件2的安装用,中央端子层20例如与内面电极13以及主面电极15同样地,被用于与模块基板5的接合。此外,如图11所示的例子那样,中央端子层20也可以与设置于切口部12的内面的内面电极13连接。
此外,第1~第5实施方式中的布线基板1也可以分别是平板状的布线基板1,也可以是具有空腔18的布线基板1。此外,在第1~第5实施方式中的布线基板1中,也可以具备电子部件安装层19或中央端子层20。
此外,在上述的例子中,在布线基板1安装了一个电子部件2,但也可以是安装了多个电子部件2的布线基板1。
此外,布线基板1也可以以多个组合式布线基板的形态而被制作。
-符号说明-
1····布线基板
11····绝缘基体
11a···绝缘层
12····切口部
13····内面电极
13a···内面电极的外缘部
14····布线导体
15····主面电极
16····薄膜层
17····镀层
18····空腔
19····电子部件安装层
20····中央端子层
2····电子部件
3····连接部件
4····密封材料
5····模块基板
5a···外部电路基板
51····连接焊盘
6····焊料
Claims (6)
1.一种布线基板,其特征在于,具有:
绝缘基体,具有在主面以及侧面开口的切口部;和
内面电极,被设置于所述切口部的内面并且经由焊料而与外部电路基板连接,
该内面电极在表面侧具有镍以及金,并且外缘部的表面相比于金更多具有镍,内侧的区域的表面相比于镍更多具有金。
2.根据权利要求1所述的布线基板,其特征在于,
所述外缘部沿着所述侧面侧的所述切口部的开口而被设置。
3.根据权利要求1或者2所述的布线基板,其特征在于,
所述切口部的内面是曲面状。
4.根据权利要求1或者2所述的布线基板,其特征在于,
所述切口部是将所述主面侧的开口的宽度比底部的宽度大的四角锥台形状分割而成的形状。
5.一种电子装置,其特征在于,具有:
权利要求1至权利要求4任意一项所述的布线基板;和
被安装于该布线基板,与所述内面电极电连接的电子部件。
6.一种电子模块,其特征在于,具有:
在主面具有连接焊盘的模块基板;和
所述内面电极经由焊料而与所述连接焊盘连接的权利要求5所述的电子装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014-153951 | 2014-07-29 | ||
JP2014153951 | 2014-07-29 | ||
PCT/JP2015/070971 WO2016017523A1 (ja) | 2014-07-29 | 2015-07-23 | 配線基板、電子装置および電子モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106463470A true CN106463470A (zh) | 2017-02-22 |
CN106463470B CN106463470B (zh) | 2019-04-05 |
Family
ID=55217424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201580031717.5A Active CN106463470B (zh) | 2014-07-29 | 2015-07-23 | 布线基板、电子装置以及电子模块 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9852975B2 (zh) |
EP (1) | EP3176818B1 (zh) |
JP (1) | JP6298163B2 (zh) |
CN (1) | CN106463470B (zh) |
WO (1) | WO2016017523A1 (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109427947A (zh) * | 2017-08-21 | 2019-03-05 | 首尔半导体株式会社 | 发光二极管封装件 |
CN109980076A (zh) * | 2017-12-14 | 2019-07-05 | 美蓓亚三美株式会社 | 基板以及面状照明装置 |
CN110176442A (zh) * | 2019-05-30 | 2019-08-27 | 苏州浪潮智能科技有限公司 | 一种防桥接的芯片引脚 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6770331B2 (ja) * | 2016-05-02 | 2020-10-14 | ローム株式会社 | 電子部品およびその製造方法 |
JP6817858B2 (ja) * | 2017-03-17 | 2021-01-20 | 日本電波工業株式会社 | 表面実装型デバイス及びその製造方法 |
WO2018216801A1 (ja) * | 2017-05-26 | 2018-11-29 | 京セラ株式会社 | 電子部品搭載用基板、電子装置および電子モジュール |
US10062511B1 (en) * | 2017-06-08 | 2018-08-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component and board having the same |
US11309251B2 (en) | 2017-07-31 | 2022-04-19 | AdTech Ceramics Company | Selective metallization of integrated circuit packages |
US11837684B2 (en) * | 2019-11-21 | 2023-12-05 | Creeled, Inc. | Submount structures for light emitting diode packages |
JP7242911B2 (ja) * | 2020-01-24 | 2023-03-20 | 京セラ株式会社 | 配線基体および電子装置 |
JP2022125445A (ja) * | 2021-02-17 | 2022-08-29 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
EP4184572A1 (en) * | 2021-11-18 | 2023-05-24 | Nexperia B.V. | Substrate-based package semiconductor device with side wettable flanks |
US20240304539A1 (en) * | 2023-03-10 | 2024-09-12 | Advanced Technical Ceramics Company | Metal-ceramic mixed package substrate plated with non-magnetic layer stack |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086453A (ja) * | 2004-09-17 | 2006-03-30 | Yamato Denki Kogyo Kk | 表面処理方法、および電子部品の製造方法 |
CN101167181A (zh) * | 2005-04-25 | 2008-04-23 | 索尼株式会社 | 电子部件安装用基板及使用该基板的电子装置 |
CN101690434A (zh) * | 2007-06-26 | 2010-03-31 | 株式会社村田制作所 | 元器件内置基板的制造方法 |
US20100133693A1 (en) * | 2008-12-03 | 2010-06-03 | Texas Instruments Incorporated | Semiconductor Package Leads Having Grooved Contact Areas |
JP2011049260A (ja) * | 2009-08-25 | 2011-03-10 | Ngk Spark Plug Co Ltd | 回路基板に対するガスセンサ素子搭載パッケージの表面実装構造 |
CN102089850A (zh) * | 2009-04-13 | 2011-06-08 | 住友电气工业株式会社 | 引线 |
CN103828038A (zh) * | 2011-07-25 | 2014-05-28 | 京瓷株式会社 | 布线基板、电子装置及电子模块 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002158509A (ja) | 2000-11-21 | 2002-05-31 | Mitsubishi Electric Corp | 高周波回路モジュールおよびその製造方法 |
US9035449B2 (en) * | 2009-04-03 | 2015-05-19 | Daishinku Corporation | Package member assembly, method for manufacturing the package member assembly, package member, and method for manufacturing piezoelectric resonator device using the package member |
JP2011114019A (ja) * | 2009-11-24 | 2011-06-09 | Panasonic Electric Works Co Ltd | 回路モジュールおよび回路モジュールの実装方法 |
JP5763962B2 (ja) * | 2011-04-19 | 2015-08-12 | 日本特殊陶業株式会社 | セラミック配線基板、多数個取りセラミック配線基板、およびその製造方法 |
JP2014127678A (ja) * | 2012-12-27 | 2014-07-07 | Kyocera Corp | 配線基板および電子装置 |
-
2015
- 2015-07-23 JP JP2016538307A patent/JP6298163B2/ja active Active
- 2015-07-23 EP EP15826384.8A patent/EP3176818B1/en active Active
- 2015-07-23 US US15/322,217 patent/US9852975B2/en active Active
- 2015-07-23 CN CN201580031717.5A patent/CN106463470B/zh active Active
- 2015-07-23 WO PCT/JP2015/070971 patent/WO2016017523A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086453A (ja) * | 2004-09-17 | 2006-03-30 | Yamato Denki Kogyo Kk | 表面処理方法、および電子部品の製造方法 |
CN101167181A (zh) * | 2005-04-25 | 2008-04-23 | 索尼株式会社 | 电子部件安装用基板及使用该基板的电子装置 |
CN101690434A (zh) * | 2007-06-26 | 2010-03-31 | 株式会社村田制作所 | 元器件内置基板的制造方法 |
US20100133693A1 (en) * | 2008-12-03 | 2010-06-03 | Texas Instruments Incorporated | Semiconductor Package Leads Having Grooved Contact Areas |
CN102089850A (zh) * | 2009-04-13 | 2011-06-08 | 住友电气工业株式会社 | 引线 |
JP2011049260A (ja) * | 2009-08-25 | 2011-03-10 | Ngk Spark Plug Co Ltd | 回路基板に対するガスセンサ素子搭載パッケージの表面実装構造 |
CN103828038A (zh) * | 2011-07-25 | 2014-05-28 | 京瓷株式会社 | 布线基板、电子装置及电子模块 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109427947A (zh) * | 2017-08-21 | 2019-03-05 | 首尔半导体株式会社 | 发光二极管封装件 |
CN110993773A (zh) * | 2017-08-21 | 2020-04-10 | 首尔半导体株式会社 | 发光二极管封装件 |
US11978837B2 (en) | 2017-08-21 | 2024-05-07 | Seoul Semiconductor Co., Ltd. | Light emitting diode package |
CN109980076A (zh) * | 2017-12-14 | 2019-07-05 | 美蓓亚三美株式会社 | 基板以及面状照明装置 |
CN110176442A (zh) * | 2019-05-30 | 2019-08-27 | 苏州浪潮智能科技有限公司 | 一种防桥接的芯片引脚 |
Also Published As
Publication number | Publication date |
---|---|
CN106463470B (zh) | 2019-04-05 |
US9852975B2 (en) | 2017-12-26 |
US20170148718A1 (en) | 2017-05-25 |
JP6298163B2 (ja) | 2018-03-20 |
EP3176818B1 (en) | 2019-09-04 |
JPWO2016017523A1 (ja) | 2017-04-27 |
EP3176818A4 (en) | 2018-05-02 |
WO2016017523A1 (ja) | 2016-02-04 |
EP3176818A1 (en) | 2017-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106463470A (zh) | 布线基板、电子装置以及电子模块 | |
US10157753B2 (en) | Wiring board, electronic device, and electronic module | |
CN104335345B (zh) | 布线基板以及电子装置 | |
US9596747B2 (en) | Wiring substrate and electronic device | |
CN105359632B (zh) | 布线基板以及电子装置 | |
CN106463476B (zh) | 布线基板、电子装置以及电子模块 | |
CN104412722B (zh) | 布线基板、电子装置以及发光装置 | |
JP6306474B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP6325346B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP6374293B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP6224473B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP6166194B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP6271882B2 (ja) | 配線基板および電子装置 | |
JP2017135281A (ja) | 電子部品搭載用パッケージ、電子装置および電子モジュール | |
JP6267068B2 (ja) | 配線基板、電子装置および電子モジュール | |
JPWO2018097313A1 (ja) | 配線基板、電子装置および電子モジュール | |
JP2008211017A (ja) | 台座付母基板および電子部品実装母基板の製造方法、ならびに電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |