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CN105374795A - 具有稳定结构的半导体器件及其制造方法 - Google Patents

具有稳定结构的半导体器件及其制造方法 Download PDF

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CN105374795A CN201510338054.3A CN201510338054A CN105374795A CN 105374795 A CN105374795 A CN 105374795A CN 201510338054 A CN201510338054 A CN 201510338054A CN 105374795 A CN105374795 A CN 105374795A
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Abstract

一种半导体器件包括：包括交替层叠的导电层和绝缘层的层叠结构；被配置为穿过层叠结构的半导体图案；以及分别电耦合至导电层的接触插塞，其中每个导电层包括具有第一厚度的第一区域和电耦合至第一区域且具有比第一厚度更大的第二厚度的第二区域，并且下导电层的第二区域位于上导电层的第二区域之下。

Description

具有稳定结构的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2014年8月28日向韩国知识产权局提交的申请号为10-2014-0113298的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种三维半导体器件及其制造方法。
背景技术
非易失性存储器是一种即使电源中断仍然保持所存储数据的存储器。近来，由于在硅衬底上将存储器单元形成为单层的二维存储器件的集成度的改进已经达到极限，已经提出了三维非易失性存储器，所述三维非易失性存储器具有位于硅衬底上的垂直层叠的存储器单元。
三维存储器件包括交替层叠的层间绝缘层和字线以及从中穿过的沟道层，并且存储器单元沿沟道层层叠。此外，接触插塞(contactplug)分别连接至层叠的字线，因此选择性地操作所期望的存储器单元。
然而，为了实现上述结构，应当形成具有不同深度的接触插塞，因此工艺难度很高。此外，由于接触插塞穿过字线，因此存在引起桥接的可能性。
发明内容
本发明的一个方面提供一种半导体器件，其包括层叠结构，所述层叠结构包括交替层叠的导电层和绝缘层。所述半导体器件还包括被配置为穿过层叠结构的半导体图案。所述半导体器件还包括分别电耦合至导电层的接触插塞。每个导电层包括具有第一厚度的第一区域和电耦合至第一区域且具有比第一厚度更大厚度的第二厚度的第二区域，并且下导电层的第二区域位于上导电层的第二区域之下。
本发明的一个方面提供一种制造半导体器件的方法，包括：形成交替层叠牺牲层和绝缘层且限定第一区域和第二区域的层叠结构。所述方法还包括形成穿过所述层叠结构的第一区域的第一狭缝和穿过所述第二区域的第二狭缝。所述方法还包括在层叠结构上形成覆盖所述第二狭缝且暴露所述第一狭缝的掩模图案。此外，所述方法包括通过所述第一狭缝去除所述第一区域的牺牲层，且形成第一开口。所述方法还包括在所述第一开口中形成第一导电层。所述方法还包括形成填充所述第一狭缝的第一狭缝绝缘层。所述方法还包括通过所述第二狭缝去除所述第二区域的牺牲层，且形成第二开口。此外，所述方法还包括刻蚀所述绝缘层的部分厚度以扩大所述第二开口的厚度。此外，所述方法包括在所述第二开口中形成第二导电层。
本发明的一个方面提供一种半导体器件，包括交替层叠的导电层和绝缘层。所述半导体器件还包括电耦合至所述导电层的焊盘区的接触插塞。每个导电层包括厚度比所述焊盘区厚度更小的单元区和配置在上导电层的区域之下的下导电层的区域。
附图说明
图1是说明根据本发明的实施例的半导体器件的结构的立体图；
图2A至7A和图2B至7B是说明根据本发明的实施例的制造半导体器件的方法的视图；
图8和图9是说明根据本发明的实施例的存储系统的结构的框图；以及
图10和图11是说明根据本发明的实施例的计算系统的结构的框图。
具体实施方式
在下文中，将参考附图详细描述本发明的实施例。在以下描述和附图中，将省略已知功能或结构的详细描述，如果其以不必要的细节对本发明造成混淆。此外，本发明可以用不同形式实现，而不应解释为局限于上述实施例。提供本文描述的实施例仅是为了使得本发明所属技术领域人员能够实现本发明的发明构思。本发明针对一种具有稳定结构的半导体器件及其制造方法。
贯穿说明书，应当理解当一部分“电耦合至”另一部分时，所述部分可以是“直接电耦合至”所述另一部分，或所述部分可以是通过这两部分之间的中间元件“间接电耦合至”所述另一部分。贯穿说明书，应当理解当一部分“包括”另一部分时，在没有相反说明的情况下，所述部分不排除另外的元素，而是可以包括另外的元素。
参考图1，描述了说明根据本发明的实施例的半导体器件的结构的立体图。
在图1中，根据本发明的实施例的半导体器件包括层叠结构ST，层叠结构ST包括交替层叠的导电层11和绝缘层12。此外，层叠结构ST的一个侧壁可以被图案化为阶梯形。这里，每个阶梯可以包括至少一个导电层11和至少一个绝缘层12，且导电层11或绝缘层12可以被配置作为每个阶梯的最上层。
导电层11可以是选择晶体管或存储器单元的栅电极。另外，还可以形成围绕导电层11的阻挡层13。例如，导电层11可以包括导电材料诸如钨(W)、氮化钨(WNx)等。此外，阻挡层13可以包括导电材料诸如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)等。此外，虽然未显示在图中，但是还可以在导电层11中形成非导体材料层诸如氧化物层、氮化物层等，或可以包括缝隙(seam)。
每个导电层11可以包括第一区域R1和电耦合至第一区域R1的第二区域R2。这里，第一区域R1是配置有存储串的单元区。此外，第二区域R2可以是电耦合有接触插塞CP的焊盘区。第一区域R1可以具有第一厚度T1，第二区域R2可以具有比第一厚度T1更大的第二厚度T2。例如，导电层11的第二区域R2可以是阶梯形，并且下导电层11的第二区域R2可以位于上导电层11的第二区域R2之下。在以上情况下，导电层11的第一区域R1具有大体相同的长度，而下导电层11的第二区域R2具有比上导电层11的第二区域R2更大的长度。在图中，虽然每个阶梯具有大体相同的宽度W1，但是所述宽度W1可以沿上部方向上减少或增加。
绝缘层12被配置为使栅电极电绝缘。例如，绝缘层12可以包括氧化物、氮化物等。绝缘层12可以具有与导电层11大体相同的厚度或不同厚度。例如，绝缘层12可以具有与导电层11的第一区域R1的厚度大体相同的厚度。此外，最上层绝缘层12可以具有比其余的绝缘层12更大的厚度。
半导体器件还可以包括穿过层叠结构ST的半导体图案S。这里，半导体图案S可以包括掺杂多晶硅、无掺杂多晶硅等。半导体图案S可以被定位为穿过导电层11的第一区域R1，并且作为存储串的沟道层。此外，邻近第二区域R2定位的一些半导体图案S可以作为虚设沟道层。
半导体器件还可以包括穿过层叠结构ST且位于半导体图案S之间的狭缝绝缘层SLI。例如，狭缝绝缘层SLI可以具有从导电层11的第一区域R1延伸到第二区域R2的线状。在图中，狭缝绝缘层SLI仅仅被描述为具有直线形状。但是，狭缝绝缘层SLI可以是弯曲状的。此外，狭缝绝缘层SLI可以被形成为在单独的过程中形成的多个绝缘层电耦合的形状。狭缝绝缘层SLI可以被形成为在具有阶梯形状的第二区域R2的每个阶梯上具有岛形。
根据上述结构，每个导电层11在第二区域R2中具有比在第一区域R1中更大的厚度。此外，下导电层11的第二区域R2配置在上导电层11的第二区域R2之下。如上所述，第二区域R2、例如焊盘区的厚度是选择性增加的。因此，当形成接触插塞CP时，可以避免导电层11之间的桥接。此外，层叠结构ST的厚度可以减小。
参考图2A至7A和图2B至7B，描述了说明根据本发明的实施例的制造半导体器件的方法的视图。每个编号的图A说明半导体器件的布局，每个编号的图B说明沿每幅图A的线A-A’截取的截面图。
在图2A和2B中，形成交替层叠牺牲层21和第一绝缘层22的层叠结构ST。这里，层叠结构可以包括第一区域R1至第三区域R3。例如，第一区域R1可以是单元区，第二区域R2可以是接触区，第三区域R3可以是备用区。第三区域R3位于第一区域R1和第二区域R2之间，是备用区。在第一区域R1中的牺牲层21的后续去除工艺期间，第三区域R3防止第二区域R2的牺牲层21的去除。因此，第三区域R3的宽度W2被确定为保持第一区域R1的第一狭缝SL1与第二区域R2的第二狭缝SL2之间的适当距离。例如，第三区域R3的宽度W2可以在400至范围。
牺牲层21可以用作形成选择晶体管、存储器单元晶体管等的栅电极。此外，第一绝缘层22可以用作使层叠的栅电极电分离。牺牲层21可以由相对于第一绝缘层22具有高刻蚀选择性的材料形成。例如，牺牲层21可以由氮化物等形成，第一绝缘层22可以由氧化物等形成。此外，牺牲层21可以形成与第一绝缘层22大体相同的厚度，或形成不同厚度。
然后，形成穿过层叠结构ST的半导体图案23。例如，形成穿过层叠结构ST的孔洞H，然后在孔洞H中形成半导体图案23。半导体图案23的中心可以是开放的，或所述中心可以被填充，或可以由其组合结构形成。绝缘层可以填充所述开放的中心。此外，在形成半导体图案23之前，可以在孔洞H中形成介电层(未显示)。例如，介电层可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。这里，数据存储层可以包括多晶硅、氮化物、相变材料、纳米点等。
这里，形成配置在第一层叠结构ST的第一区域R1中的第一狭缝SL1、配置在第二区域R2中的第二狭缝SL2、和配置在第三区域R3中的第三狭缝SL3。例如，首先，在形成第三狭缝SL3之后，在第三狭缝SL3中形成第三狭缝绝缘层SLI3。然后，形成第一狭缝SL1和第二狭缝SL2。这里，第一狭缝SL1和第二狭缝SL2可以被形成为与第三狭缝SL3重叠。这里，可以部分地刻蚀层叠结构ST和第三狭缝绝缘层SLI3。此外，进而形成第一狭缝SL1和第二狭缝SL2。第三狭缝绝缘层SLI3可以用作支撑结构，其支撑在牺牲层21的后续去除期间剩余的第一绝缘层22。第三狭缝绝缘层SLI3可以用于防止在通过第一狭缝SL1去除牺牲层21期间第二区域R2的牺牲层21的去除。此外，第一狭缝SL1和第二狭缝SL2可以用作去除牺牲层21的路径，并且具有能够暴露所有的牺牲层21的深度。
以供参考，虽然在图中未显示，但是在形成第一狭缝SL1至第三狭缝SL3之前或之后，可以将层叠结构ST的侧壁图案化为阶梯形状。例如，层叠结构ST的第二区域R2可以被图案化为阶梯形状。
再参考图3A和图3B，在层叠结构ST上形成掩模图案24。掩模图案24可以包括暴露第一狭缝SL1的至少一个第一开口OP1。例如，掩模图案24包括间断地暴露第一狭缝SL1的呈岛形的第一开口SP1。此外，掩模图案24可以包括氧化物层诸如无掺杂硅酸盐玻璃(USG)等。
再一次参考图4A和图4B，通过第一开口OP1和第一狭缝SL1去除第一区域R1的牺牲层21。因此，在剩余的第一绝缘层22之间形成第二开口OP2。这里，可以部分地去除第三区域R3的牺牲层21。然而，由于通过第三区域R3保证了第一狭缝SL1和第二区域R2之间的距离，因此第二区域R2的牺牲层21不被去除。
再参考图5A和图5B，在第二开口OP2中形成第一导电层29。例如，在将第一导电层29形成在第一狭缝SL1和第二开口OP2中之后，执行去除形成于第一狭缝SL1中的第一导电层29的分离工艺。因此，上部和下部的第一导电层29被电分离。
这里，在形成第一导电层29之前，还可以形成保护层25、介电层26、阻挡层27等。首先，可以在牺牲层21的通过第二开口OP2暴露的表面上形成保护层25。例如，将牺牲层21的表面的部分厚度氧化，因此形成保护层25。这里，保护层25可以在后续工艺中在一些区域中被去除或保留，而在其保留的区域中可以用作电荷阻挡层。然后，沿第一狭缝SL1和第二开口OP2的内表面形成介电层26和第一阻挡层27。这里，介电层26可以包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一个。例如，可以形成氧化铝层(Al2O3)作为电荷阻挡层。然后，在将第一阻挡层27形成在介电层26上之后，可以在第二开口OP2中形成非导电材料层28。例如，非导电材料层28可以包括氧化物、氮化物、硅等。然后，部分地刻蚀非导电材料层28，因此第二开口OP2的内部被部分地再次开放，从而在再次开放的第二开口OP2中形成第一导电层29。然后，去除形成在第一狭缝SL1中的第一阻挡层27。例如，通过湿法刻蚀工艺来刻蚀第一阻挡层27。
以供参考，在形成保护层25中可能会使用具有高温的热工艺。因此，当在第二区域R2中也形成了第二开口OP2时，可能导致在第二区域R2中剩余的第一绝缘层22弯曲的弯曲现象。此外，由于在第一区域R1的第二开口OP2和第二区域R2的第二开口OP2中同时形成导电层，第二区域R2的第二开口OP2具有比第一区域R1的第一开口OP1更大的宽度。于是，第二区域R2的第二开口OP2中的导电层未填满，因此发生穿孔现象(punchphenomenon)。此外，当增加导电层的沉积厚度以完全填充第二开口OP2时，导电层以增加的厚度被沉积在第一区域R1的第二开口OP2中。结果，上导电层和下导电层可能不完全分离。然而，根据本发明的实施例通过第一狭缝SL1选择性地去除第一区域R1的牺牲层21，因此可不导致上述现象。
然后，形成第二绝缘层30以填充第一狭缝SL1。因此，在第一狭缝SL1中形成第一狭缝绝缘层SLI1。这里，可以在掩模图案24或介电层26上形成第二绝缘层30。
再一次参考图6A和图6B，刻蚀第二绝缘层30，因此形成暴露第二狭缝SL2的第三开口OP3。第三开口OP3可以形成为与第二狭缝SL2相似的形状。
然后，通过第三开口OP3和第二狭缝SL2去除第二区域R2的牺牲层21，形成第四开口OP4。这里，可以部分地去除第三区域R3的牺牲层21，并且可以暴露保护层25。
再参考图7A和7B，刻蚀在第四开口OP4中暴露的第一绝缘层22的部分厚度，增加第四开口OP4的宽度。例如，利用包括HF或缓冲氧化物刻蚀剂(BOE)的湿法刻蚀工艺来刻蚀第一绝缘层22。因此，第四开口OP4的宽度可以扩大到250至这里，可以去除在第四开口OP4中暴露的保护层25。
然后，去除在第四开口OP4中暴露的介电层26。当介电层26是氧化铝层时，可以利用在第一阻挡层27与介电层26之间具有1：2或更高刻蚀选择比的刻蚀剂来去除介电层26。例如，磷酸可以用作刻蚀剂。因此，暴露第一阻挡层27。
然后，在将第二阻挡层31和第二导电层32形成在第四开口OP4中之后，去除形成在第二狭缝SL2中的第二阻挡层31。因此，形成具有比第一导电层29更大厚度的第二导电层32。例如，第一导电层29与第二导电层32之间的厚度的差异可以在30至范围。此外，第一导电层29和第二导电层32可以通过第一阻挡层27和第二阻挡层31电耦合。
然后，形成第三绝缘层33以填充第二狭缝SL2。因此，在第二狭缝SL2中形成第二狭缝绝缘层SLI2。这里，可以在第二绝缘层30的上部形成第三绝缘层33。
如上所述，可以分别通过第一狭缝SL1和第二狭缝SL2来形成第一导电层29和第二导电层32。因此，可以通过不同工艺形成具有不同厚度的第一导电层29和第二导电层32，以及可以在分离工艺中解决第一导电层29不完全分离或第二导电层32不完全填充第四开口OP4的问题。
参考图8，示出了说明根据本发明的实施例的存储系统的结构的框图。
如图8所示，根据本发明的实施例的存储系统1000包括存储器件1200和控制器1100。
存储器件1200用作存储具有各种数据格式诸如文本、图像、软件代码等的数据信息。存储器件1200可以是非易失性存储器并且包括如图1至7B所描述的结构。此外，存储器件1200包括具有交替层叠导电层和绝缘层的层叠结构。存储器件1200也可以包括穿过层叠结构的半导体图案。此外，存储器件1200也可以包括分别电耦合至导电层的接触插塞，其中每个导电层包括具有第一厚度的第一区域和具有比第一厚度更大厚度的第二厚度的第二区域，并且下导电层的第二区域配置在上导电层的第二区域之下。存储器件1200的结构和制造存储器件1200的方法与前述相同，因此将省略详细解释。
控制器1100电耦合至主机Host和存储器件1200，以及被配置为响应于主机Host的请求以访问存储器件1200。例如，控制器1100被配置为控制存储器件1200的读取、写入、擦除和后台操作等。
控制器1100包括随机存取存储器(RAM)1110、中央处理器(CPU)1120、主机接口1130、错误校正码(ECC)电路1140和存储器接口1150等。
RAM1110配置用作CPU1120的操作存储器、存储器件1200与主机Host之间的高速缓冲存储器、以及存储器件1200与主机Host之间的缓冲存储器。以供参考，RAM1110可以由静态随机存取存储器(SRAM)、只读存储器(RAM)等替代。
CPU1120配置用于控制控制器1100的整体操作。例如，CPU1120可以被配置为操作固件、诸如存储在RAM中的快闪转换层(FTL)等。
主机接口1130被配置为与主机Host接口。例如，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外设组件互连(PCI)协议、PCI-快速(PCI-E)、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等的各种接口协议中的至少一个与主机Host通信。
错误校正模块1140利用错误校正码(ECC)检测和校正从存储器件1200读取的数据中所包含的错误。
存储器接口1150被配置为与存储器件1200接口。例如，存储器接口1150包括NAND接口或NOR接口。
以供参考，控制器1100还可以包括暂时存储数据的缓冲存储器。这里，缓冲存储器可以用于暂时存储通过主机接口1130传输到外部的数据，或者暂时存储通过存储器接口1150从存储器件1200传输的数据。此外，控制器1100还可以包括存储代码数据以与主机Host接口的ROM。
如上所述，根据本发明的实施例的存储系统1000包括具有稳定结构和改善的集成度的存储器件1200，因此存储系统1000的集成度也可以得到改善。
参考图9，示出了说明根据本发明的实施例的存储系统的结构的框图。在下文中，任何有关上述内容的重复性说明将被省略。
如图9所示，根据本发明的实施例的存储系统1000’包括存储器件1200’和控制器1100。此外，控制器1100包括RAM1110、CPU1120、主机接口1130、ECC电路1140和存储器接口1150等。
存储器件1200’可以是非易失性存储器，并且包括如图1至7B所描述的存储串。此外，存储器件1200’包括交替层叠导电层和绝缘层的层叠结构。存储器件1200’还包括穿过层叠结构的半导体图案。此外，存储器件1200’还包括分别电耦合至导电层的接触插塞，其中每个导电层包括具有第一厚度的第一区域和电耦合至第一区域且具有比第一厚度更大厚度的第二厚度的第二区域，并且每个导电层被配置为下导电层的第二区域配置在上导电层的第二区域之下。存储器件1200’的结构和制造存储器件1200’的方法与前述相同，因此将省略详细解释。
此外，存储器件1200’可以是包括多个存储芯片的多芯片封装体。所述多个存储芯片被划分为多个组。此外，所述多个组被配置为通过第一至第k信道CH1至CHk与控制器1100通信。而且，被包括在一个组中的存储芯片被配置为通过公共信道与控制器1100通信。以供参考，存储系统1000’可改变成使得一个存储芯片电耦合至一个信道。
如上所述，根据本发明的实施例的存储系统1000’包括具有稳定结构和改善的集成度的存储器件1200’，因此存储系统1000’的集成度也可以得到改善。尤其是，由于存储器件1200’可以组成多芯片封装体，因此存储系统1000’的数据存储容量可以增加，且驱动速度可以得到改善。
参考图10，示出了说明根据本发明的实施例的计算系统的结构的框图。在下文中，任何有关上述内容的重复性说明将被省略。
如图10所示，根据本发明的实施例的计算系统2000包括存储器件2100、CPU2200、RAM2300、用户接口2400、电源2500、系统总线2600等。
存储器件2100存储经由用户接口2400提供的数据、由CPU2200处理的数据等。此外，存储器件2100通过系统总线2600电耦合至CPU2200、RAM2300、用户接口2400、电源2500等。例如，存储器件2100可以通过系统总线2600电耦合至控制器(未显示)，或直接电耦合至系统总线2600。当存储器件2100直接电耦合至系统总线2600时，控制器的功能可以由CPU2200、RAM2300等来执行。
这里，存储器件2100可以是非易失性存储器，且可以包括如图1至7B所描述的存储串。此外，存储器件2100包括交替层叠导电层和绝缘层的层叠结构。存储器件2100还包括穿过层叠结构的半导体图案。此外，存储器件2100还包括分别电耦合至导电层的接触插塞，其中每个导电层包括具有第一厚度的第一区域和电耦合至第一区域且具有比第一厚度更大的第二厚度的第二区域，并且每个导电层被配置为下导电层的第二区域配置在上导电层的第二区域之下。存储器件2100的结构和制造存储器件2100的方法与前述相同，因此将省略详细解释。
此外，存储器件2100可以是如图9所示的包括多个存储芯片的多芯片封装体。
具有上述结构的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络书写板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、无线环境中的信息收发设备、家庭网络中包括的各种电子设备中的一种、计算机网络中包括的各种电子设备中的一种、远程信息处理网络中包括的各种电子设备中的一种、RFID设备等等。
如前所述，由于根据本发明的实施例的计算系统2000包括具有稳定结构和改善的集成度的存储器件2100，因此计算系统2000的数据存储空间可以增加。
参考图11，描述了示出根据本发明的实施例的计算系统的框图。
如图11所示，根据本发明的实施例的计算系统3000包括具有操作系统3200、应用程序3100、文件系统3300、转换层3400等的软件层。此外，计算系统3000包括诸如存储器件3500的硬件层。
操作系统3200被配置为管理计算系统3000的软件、硬件资源等，以及控制CPU的程序运行。应用程序3100可以是由操作系统3200运行的作为在计算系统中运行的各种应用程序的实用程序。
文件系统3300表示逻辑结构，所述逻辑结构管理存在于计算系统3000中的数据、文件等，以及基于规则来整理要存储在存储器件3500中的文件或数据。文件系统3300可以基于计算系统3000中所使用的操作系统3200来确定。例如，当操作系统3200是微软公司的Windows系列时，文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。此外，当操作系统3200是Unix/Linux系列时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
在图中，操作系统3200、应用程序3100和文件系统3300用单独的模块来描述。然而，应用程序3100和文件系统3300可以被包括在操作系统3200中。
转换层3400可以响应于文件系统3300的请求将地址改变为存储器件3500的适当地址类型。例如，转换层3400可以将由文件系统3300产生的逻辑地址改变为存储器件3500的物理地址。这里，逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是快闪转换层(FTL)、通用快闪存储链接层(ULL)等。
存储器件3500可以是非易失性存储器，且可以包括如参考图1至7B如前所述的存储串。此外，存储器件3500包括交替层叠导电层和绝缘层的层叠结构。存储器件3500还包括穿过层叠结构的半导体图案。此外，存储器件3500还包括分别电耦合至导电层的接触插塞，其中每个导电层包括具有第一厚度的第一区域和电耦合至第一区域且具有比第一厚度更大的第二厚度的第二区域，以及每个导电层被配置为下导电层的第二区域配置在上导电层的第二区域之下。存储器件3500的结构和制造存储器件3500的方法与前述相同，因此将省略详细解释。
具有上述结构的计算系统3000分为在上层区域中执行的操作系统层和在下层区域中执行的控制器层。这里，应用程序3100、操作系统3200和文件系统3300可以被包括在操作系统层中，且可以由计算系统3000的操作存储器来操作。此外，转换层3400可以被包括在操作系统层或控制器层中。
如前所述，由于根据本发明的实施例的计算系统3000包括具有稳定结构和改善的集成度的存储器件3500，因此计算系统3000的数据存储空间可以增加。
根据本发明的实施例，在形成层叠导电层期间，可以选择性地增加焊盘区的厚度。因此，可以防止在接触插塞的形成期间由穿过导电层引起的桥接。此外，选择性地增加层叠的栅电极端部的厚度，并且可以减少层叠结构的高度。因此，半导体器件的集成度可以得到改进。
已经参考实施例说明了本发明，对本领域技术人员来说明显的是，在不脱离本发明的精神和范围的情况下，可以对本发明的上述实施例做出各种修改，这里，所附权利要求中公开了本发明的必要技术范围，并且本发明意在包括落入权利要求及其等同形式的范围内的所有这样的修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
层叠结构，其包括交替层叠的导电层和绝缘层；
半导体图案，其穿过所述层叠结构；以及
接触插塞，其分别电耦合至所述导电层，
其中，每个导电层包括具有第一厚度的第一区域，以及电耦合至所述第一区域且具有比所述第一厚度更大的第二厚度的第二区域，并且下导电层的第二区域位于上导电层的第二区域之下。
技术方案2.根据技术方案1所述的半导体器件，其中，所述导电层的第二区域被配置为阶梯形状。
技术方案3.根据技术方案1所述的半导体器件，其中，所述导电层的第一区域具有大体相同的长度，所述下导电层的第二区域具有比所述上导电层的第二区域更大的长度。
技术方案4.根据技术方案1所述的半导体器件，还包括：
狭缝绝缘层，其穿过所述层叠结构且位于所述半导体图案之间。
技术方案5.根据技术方案4所述的半导体器件，其中，所述狭缝绝缘层具有延伸到所述导电层的第二区域的线形。
技术方案6.一种制造半导体器件的方法，包括：
形成层叠结构，其中牺牲层和绝缘层交替层叠且限定第一区域和第二区域；
形成穿过所述层叠结构的第一区域的第一狭缝和穿过所述第二区域的第二狭缝；
在所述层叠结构上形成覆盖所述第二狭缝且暴露所述第一狭缝的掩模图案；
通过经由所述第一狭缝去除所述第一区域的牺牲层以形成第一开口；
在所述第一开口中形成第一导电层；
形成填充所述第一狭缝的第一狭缝绝缘层；
通过经由所述第二狭缝去除所述第二区域的牺牲层以形成第二开口；
部分地刻蚀所述绝缘层以扩大所述第二开口的厚度；以及
在所述第二开口中形成第二导电层。
技术方案7.根据技术方案6所述的方法，其中，所述掩模图案覆盖所述第一区域和所述第二区域，且包括间断地暴露所述第一狭缝的呈岛形的第三开口。
技术方案8.根据技术方案6所述的方法，还包括：
在形成所述第二开口之前，刻蚀所述掩模图案以暴露所述第二狭缝。
技术方案9.根据技术方案6所述的方法，还包括：
在形成所述第一导电层之前，在所述第一开口中暴露的所述牺牲层的表面上形成保护层。
技术方案10.根据技术方案9所述的方法，还包括：
在形成所述第二导电层之前，去除经由所述第二开口暴露的所述保护层。
技术方案11.根据技术方案6所述的方法，还包括：
在形成所述第二导电层之前，在所述第二开口的一部分中形成非导电材料层。
技术方案12.根据技术方案6所述的方法，其中，在大体相同的水平高度形成的所述第一导电层和所述第二导电层彼此电耦合。
技术方案13.根据技术方案6所述的方法，其中，所述层叠结构还包括：
位于所述第一区域和所述第二区域之间的第三区域。
技术方案14.根据技术方案13所述的方法，还包括：
在形成所述第一狭缝和所述第二狭缝之前，形成位于所述层叠结构的所述第三区域中的第三狭缝；以及
在所述第三狭缝中形成第三狭缝绝缘层。
技术方案15.根据技术方案14所述的方法，其中，所述第一狭缝和所述第二狭缝被配置为与所述第三狭缝重叠。
技术方案16.一种半导体器件，包括：
交替层叠的导电层和绝缘层；以及
电耦合至所述导电层的焊盘区的接触插塞，
其中，所述导电层包括厚度比所述焊盘区的厚度更小的单元区，以及配置在上导电层的区域之下的下导电层的区域。
技术方案17.根据技术方案16所述的半导体器件，其中，所述焊盘区的厚度选择性地增加。
技术方案18.根据技术方案16所述的半导体器件，还包括：
狭缝绝缘层，其被配置为在要去除牺牲层时用作支撑结构。
技术方案19.根据技术方案16所述的半导体器件，其中，利用第一狭缝和第二狭缝形成所述导电层。
技术方案20.根据技术方案19所述的半导体器件，其中，经由所述第一狭缝选择性地去除牺牲层。

Claims (10)

1.一种半导体器件，包括：
层叠结构，其包括交替层叠的导电层和绝缘层；
半导体图案，其穿过所述层叠结构；以及
接触插塞，其分别电耦合至所述导电层，
其中，每个导电层包括具有第一厚度的第一区域，以及电耦合至所述第一区域且具有比所述第一厚度更大的第二厚度的第二区域，并且下导电层的第二区域位于上导电层的第二区域之下。
2.根据权利要求1所述的半导体器件，其中，所述导电层的第二区域被配置为阶梯形状。
3.根据权利要求1所述的半导体器件，其中，所述导电层的第一区域具有大体相同的长度，所述下导电层的第二区域具有比所述上导电层的第二区域更大的长度。
4.根据权利要求1所述的半导体器件，还包括：
狭缝绝缘层，其穿过所述层叠结构且位于所述半导体图案之间。
5.根据权利要求4所述的半导体器件，其中，所述狭缝绝缘层具有延伸到所述导电层的第二区域的线形。
6.一种制造半导体器件的方法，包括：
形成层叠结构，其中牺牲层和绝缘层交替层叠且限定第一区域和第二区域；
形成穿过所述层叠结构的第一区域的第一狭缝和穿过所述第二区域的第二狭缝；
在所述层叠结构上形成覆盖所述第二狭缝且暴露所述第一狭缝的掩模图案；
通过经由所述第一狭缝去除所述第一区域的牺牲层以形成第一开口；
在所述第一开口中形成第一导电层；
形成填充所述第一狭缝的第一狭缝绝缘层；
通过经由所述第二狭缝去除所述第二区域的牺牲层以形成第二开口；
部分地刻蚀所述绝缘层以扩大所述第二开口的厚度；以及
在所述第二开口中形成第二导电层。
7.根据权利要求6所述的方法，其中，所述掩模图案覆盖所述第一区域和所述第二区域，且包括间断地暴露所述第一狭缝的呈岛形的第三开口。
8.根据权利要求6所述的方法，还包括：
在形成所述第二开口之前，刻蚀所述掩模图案以暴露所述第二狭缝。
9.根据权利要求6所述的方法，还包括：
在形成所述第一导电层之前，在所述第一开口中暴露的所述牺牲层的表面上形成保护层。
10.一种半导体器件，包括：
交替层叠的导电层和绝缘层；以及
电耦合至所述导电层的焊盘区的接触插塞，
其中，所述导电层包括厚度比所述焊盘区的厚度更小的单元区，以及配置在上导电层的区域之下的下导电层的区域。
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