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CN104854704B - 碳化硅半导体器件 - Google Patents

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CN104854704B
CN104854704B CN201380065570.2A CN201380065570A CN104854704B CN 104854704 B CN104854704 B CN 104854704B CN 201380065570 A CN201380065570 A CN 201380065570A CN 104854704 B CN104854704 B CN 104854704B
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Sumitomo Electric Industries Ltd
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Abstract

碳化硅膜(90)的第一和第二范围(RA，RB)具有界面(IF)。第一范围(RA)包括：具有第一导电类型的第一击穿电压保持层(81A)；以及提供在外边缘部(PT)中的界面(IF)处并具有第二导电类型的外边缘嵌入区(TB)。第二范围(RB)包括具有第一导电类型的第二击穿电压保持层(81B)。半导体元件(EL)形成在第二范围(RB)中。第一范围(RA)包括：在厚度方向上面对中心部(PC)中的半导体元件(EL)的中心区段(CC)；以及在厚度方向上面对外边缘部(PT)中的半导体元件(EL)的外边缘区段(CT)。在界面(IF)处，外边缘区段(CT)包括具有与中心区段(CC)的杂质浓度不同的杂质浓度的部分。

Description

碳化硅半导体器件
技术领域
本发明涉及一种碳化硅半导体器件。
背景技术
对于作为广泛应用的功率半导体器件的Si(硅)MOSFET(金属氧化物半导体场效应晶体管)来说，击穿电压的主要决定因素是作为击穿电压保持区的漂移层能承受的电场强度的上限。由Si制成的漂移层可在馈以约0.3MV/cm或更大的电场的部分处被击穿。因此，需要将MOSFET的整个漂移层中的电场强度抑制为小于预定值。最简单的方法是提供具有低杂质浓度的漂移层。但是，这种方法不利地提供MOSFET的大导通电阻。换言之，在导通电阻和击穿电压之间存在折衷关系。
对于典型的Si MOSFET来说，考虑到由Si的属性值产生的理论限制，日本专利公布No.9-191109说明了一种导通电阻和击穿电压之间的折衷关系。为了取消这种折衷，其公开了将下p型嵌入层和上p型嵌入层加入提供在n型衬底上的n型基极层中，n型衬底提供漏电极上。通过下p型嵌入层和上p型嵌入层，n型基极层被分成下区段、中区段和上区段，它们每一个都具有相等的厚度。根据本公开内容，由三个区段中每一个保持相等的电压，由此将各个区段的最大电场保持为等于或小于临界电场强度。
而且，上述公开内容公开了提供具有保护环(也称为“场限制环”)的终端结构。具体地，在终端结构中，在分别对应于上述三个区段的深度位置处提供保护环。更具体地，在终端部中，嵌入的保护环分别提供在彼此不同的两个深度位置处的n型基极层中，并且保护环也提供在n型基极层的表面处。借助这三种类型的保护环，各个区段的最大电场也保持为等于或小于终端结构中的临界强度。
此外，更通常地，已经更广泛地应用了上述的终端结构，其在不具有嵌入保护环的情况下仅在n型基极层的表面处具有保护环。
引证文献列表
专利文献
PTD 1：日本专利公布No.9-191109
发明内容
技术问题
对于相对导通电阻和击穿电压之间的折衷而提供进一步改进的方法来说，近年来，已经积极地探讨了采用SiC来替代Si。与Si不同，SiC是一种完全能承受0.4MV/cm或更大的电场强度的材料。换言之，在这种电场强度下，Si层很可能被击穿，而SiC层不会击穿。当能够施加这种高电场时，在由MOSFET结构中特定位置处的电场浓度造成的击穿方面会产生问题。例如，在沟槽型MOSFET的情况下，由栅极绝缘膜中而不是SiC层的电场浓度造成的栅极绝缘膜的击穿现象是击穿电压的主要决定因素。因此，击穿电压的决定因素在Si半导体器件和SiC半导体器件之间是不同的。因此，为了提高SiC半导体器件的击穿电压，简单地采用假设采用Si的上述公开内容的技术不是最好的解决手段。因此，对于保持击穿电压的终端结构来说，优选采用用于SiC半导体器件的最佳的方案。
根据上述公开内容中说明的技术，平面布局中的终端结构的面积直接导致半导体器件的面积的增加。但是，希望半导体器件具有更小的尺寸。
已经提出本发明以解决上述问题，并且其目的是提供一种具有高击穿电压和小尺寸的碳化硅半导体器件。
问题的解决手段
本发明的碳化硅半导体器件具有包括中心部和围绕中心部并构成外边缘的外边缘部的平面布局。碳化硅半导体器件包括碳化硅膜、第一电极以及第二电极。碳化硅膜具有第一主表面以及在厚度方向上与第一主表面相反的第二主表面。碳化硅膜具有构成第一主表面的第一范围以及构成第二主表面的第二范围，第一和第二范围在第一和第二范围之间具有与第一和第二主表面分离的界面。第一范围包括第一击穿电压保持层以及外边缘嵌入区，第一击穿电压保持层构成第一主表面并具有第一导电类型，外边缘嵌入区部分提供在外边缘部中的界面处并具有第二导电类型。第二范围包括构成界面并具有第一导电类型的第二击穿电压保持层。第一和第二击穿电压保持层构成嵌入有外边缘嵌入区的击穿电压保持区。第二范围提供有用于控制从第二主表面和界面中的一个流至另一个的电流的半导体元件。第一范围具有中心区段和外边缘区段，中心区段在厚度方向上面对中心部中的半导体元件，外边缘区段在厚度方向上面对外边缘部中的半导体元件。在界面处，外边缘区段通过具有外边缘嵌入区的至少一部分而包括具有与中心区段的杂质浓度不同的杂质浓度的部分，杂质提供第二导电类型。第一电极面对中心部和外边缘部的每一个中的第一主表面。第二电极与中心部和外边缘部中的每一个中的第二主表面接触。
根据该碳化硅半导体器件，外边缘部具有在厚度方向上面对半导体元件的外边缘区段。即，半导体元件不仅提供在中心部中，还提供在外边缘部中。而且，外边缘区段通过具有外边缘嵌入区的至少一部分而包括具有与中心区段的杂质浓度不同的杂质浓度的部分。因此，外边缘区段可提供有用于提高击穿电压的终端结构。如上所述，半导体元件和终端结构都可提供在外边缘部中，因此在提高击穿电压的同时可使器件尺寸变小。
优选地，外边缘嵌入区包括保护环区。保护环区在界面处围绕中心部。因此，可进一步提高击穿电压。
优选地，第一范围包括缓和区。缓和区部分提供在界面处，在界面处由外边缘嵌入区围绕，具有包括在中心部中的至少一部分，且具有第二导电类型。因此，可进一步提高击穿电压。
优选地，外边缘嵌入区包括结终端区。结终端区与缓和区接触并具有低于缓和区的杂质浓度的杂质浓度。因此，可进一步提高击穿电压。
优选地，第一范围包括场停止区。场停止区部分提供在外边缘部的界面处，在界面处围绕外边缘嵌入区，具有第一导电类型，并具有高于第一击穿电压保持层的杂质浓度的杂质浓度。因此，可进一步提高击穿电压。
发明的有益效果
如上所述，根据不能发明，可获得具有高击穿电压以及小尺寸的碳化硅半导体器件。
附图说明
图1是示意性示出本发明的一个实施例中的碳化硅半导体器件的构造的平面图。
图2是沿图1的线II-II截取的局部截面示意图。
图3是沿图1的虚线部III的碳化硅半导体器件中包括的碳化硅膜的局部截面透视示意图。
图4是示意性示出制造图2的碳化硅半导体器件的方法的第一步骤的局部截面图。
图5是示意性示出制造图2的碳化硅半导体器件的方法的第二步骤的局部截面图。
图6是示意性示出制造图2的碳化硅半导体器件的方法的第三步骤的局部截面图。
图7是示意性示出制造图2的碳化硅半导体器件的方法的第四步骤的局部截面图。
图8是示意性示出制造图2的碳化硅半导体器件的方法的第五步骤的局部截面图。
图9是示意性示出制造图2的碳化硅半导体器件的方法的第六步骤的局部截面图。
图10是示意性示出制造图2的碳化硅半导体器件的方法的第七步骤的局部截面图。
图11是示意性示出制造图2的碳化硅半导体器件的方法的第八步骤的局部截面图。
图12是示意性示出制造图2的碳化硅半导体器件的方法的第九步骤的局部截面图。
图13是示意性示出制造图2的碳化硅半导体器件的方法的第十步骤的局部截面图。
图14是示意性示出图2的变型中的碳化硅半导体器件的构造的局部截面图。
图15是示意性示出碳化硅半导体器件中包括的碳化硅膜的表面中的微小结构的局部截面图。
图16示出4H多晶型的六方晶体中的(000-1)面的晶体结构。
图17示出沿图16的线XVI-XVI的(11-20)面的晶体结构。
图18示出在(11-20)面内在具有图15的组合面的表面附近的晶体结构。
图19示出当从(01-10)面观察时的图15的组合面。
图20是示出在执行热蚀刻的情况以及不执行热蚀刻的情况的每一种情况下，当宏观观察时，在沟道迁移率和在沟道表面与(000-1)面之间的角度之间的示例性关系的曲线图。
图21是示出在沟道迁移率和在沟道方向与<0-ll-2>方向之间的角度之间的示例性关系的曲线图。
图22示出图15的变型。
具体实施方式
以下基于附图说明本发明的一个实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号表示，且不再赘述。对于本说明中的晶体学表示来说，单独的晶向由[]表示，组晶向由<>表示，且单独的晶面由()表示，且组晶面由{}表示。此外，负的晶体学指数通常由置于数字上的“-”(横杠)表示，但是在本说明书中由置于数字前的负号表示。
(碳化硅半导体器件的构造)
如图1中所示，作为功率半导体器件的MOSFET 200(碳化硅半导体器件)具有包括中心部PC和围绕中心部PC并构成外边缘的外边缘部PT。
如图2中所示，MOSFET 200具有单晶衬底80、外延膜90(碳化硅膜)、栅极氧化物膜91(栅极绝缘膜)、栅电极92、层间绝缘膜93、源电极94(第二电极)、源极互连层95、以及漏电极98(第一电极)。
单晶衬底80由n型(第一导电类型)碳化硅制成。单晶衬底80优选具有六方晶体结构，更优选地，具有4H多晶型。
外延膜90(图3)是外延形成在单晶衬底80上的膜。如图2中所示，外延膜90具有下表面P1(第一主表面)以及在厚度方向(图2中的纵向)上与下表面P1相反的上表面P2(第二主表面)。外延膜90具有构成下表面P1的下范围RA(第一范围)以及构成上表面P2的上范围RB(第二范围)。在下范围RA和上范围RB之间，下范围RA和上范围RB具有与下表面P1和上表面P2中的每一个分离的截面IF。
下范围RA具有下漂移层81A(第一击穿电压保持层)、缓和区71、外边缘嵌入区TB、以及场停止区74。下漂移层81A构成下表面P1。下漂移层81A具有n型(第一导电类型)。下漂移层81A优选具有低于单晶衬底80的杂质浓度的杂质浓度。下漂移层81A优选具有不小于1×1015cm-3且不大于5×1016cm-3的杂质浓度，例如8×1015cm-3。
缓和区71部分提供在界面IF处，由界面IF处的外边缘嵌入区TB围绕，且具有包括在中心部PC中的至少一部分。缓和区71具有p型。缓和区71优选具有不小于约2.5×1013cm-3的杂质浓度。
外边缘嵌入区TB部分提供在外边缘部PT的界面IF处，且具有p型(第二导电类型)。外边缘嵌入区TB具有JTE(结型终端延伸)区72和保护环区73。JTE区72与缓和区71接触，且优选在界面IF处围绕中心部PC。JTE区72具有低于缓和区71的杂质浓度的杂质浓度。在界面IF处，保护环区73围绕中心部PC。保护环区73与JTE区72分离。保护环区73优选具有低于缓和区71的杂质浓度的杂质浓度，且例如具有与JTE区72的杂质浓度相同的杂质浓度。
场停止区74部分提供在外边缘部PT中的界面IF处，并在界面IF处围绕外边缘嵌入区TB。场停止区74具有n型且具有高于下漂移层81A的杂质浓度的杂质浓度。
如图2和图3中所示，上范围RB具有上漂移层81B(第二击穿电压保持层)、基极层82(沟道形成区)、源极区83以及接触区84。上漂移层81B构成界面IF。上漂移层81B具有n型。上漂移层81B的杂质浓度例如与下漂移层81A相同。
基极层82提供在上漂移层81B处。基极层82具有p型。基极层82的杂质浓度例如是1×1018cm-3。源极区83提供在基极层82上，且通过基极层82与上漂移层81B分离。源极区83具有n型。接触区84连接至基极层82。接触区84具有p型。
在中心部PC和外边缘部PT中的每一个中，沟槽TR提供在外延膜90的上范围RB的上表面P2中。沟槽TR具有侧壁表面SW和底表面BT。侧壁表面SW通过源极区83和基极层82延伸至上漂移层81B。因此，侧壁表面SW包括由基极层82构成的部分。
栅极氧化物膜91覆盖沟槽TR的侧壁表面SW和底表面BT中的每一个。栅极氧化物膜91具有在基极层82上将漂移层81B和源极区83彼此连接的部分。
栅电极92用于MOSFET 200的导通状态和截止状态之间切换。栅电极92提供在栅极氧化物膜91上。栅电极92设置在侧壁表面SW上，且栅极氧化物膜91插入其间。
根据上述构造，具有MOS结构的晶体管元件EL(半导体元件)形成在提供在上范围RB中的沟槽TR的侧壁表面SW上。借助施加至栅电极92的栅电势，晶体管元件EL可控制从源电极94至集电极电极98的作为载流子的电子的流动。换言之，借助栅电势，晶体管元件EL可控制上表面P2和界面IF中的一个至另一个的电流。
下范围RA具有中心区段CC、外边缘区段CT以及附加区段CE。中心区段CC在厚度方向上面对中心部PC中的晶体管元件EL。外边缘区段CT在厚度方向上面对外边缘部PT中的晶体管元件EL。附加区段CE设置在相对于外边缘部PT中的外边缘区段CT的外侧处，且在厚度方向上不面对晶体管元件EL。
在界面IF处，外边缘区段CT具有JTE区72和保护环区73(外边缘嵌入区TB的至少一部分)。对于受主杂质(提供p型的杂质)来说，在界面IF处，JTE区72和保护环区73中的每一个的杂质浓度都低于缓和区71的杂质浓度。因此，对于受主杂质来说，在界面IF处，JTE区72和保护环区73中每一个都具有不同于缓和区71的杂质浓度的杂质浓度。如上所述，对于提供p型的杂质来说，在界面IF处，外边缘区段CT通过具有外边缘嵌入区TB的至少一部分而包括具有与中心区段CC的杂质浓度不同的杂质浓度的部分。
在界面IF处，附加区段CE具有保护环区73和场停止区73。应当注意，附加区段CE可不具有保护环区73且可还不具有场停止区74。而且，通过省略附加区段CE，外边缘区段CT可位于最外边缘处。
源电极94与中心部PC和外边缘部PT中的每一个处的上表面P2接触。具体地，源电极94与源极区83和接触区84中每一个接触。源电极94是欧姆电极且例如由硅化物制成。源极互连层95与源电极94接触。源极互连层95例如是铝层。层间绝缘膜93在栅电极92和源极互连层95之间绝缘。
漏电极98面对中心部PC和外边缘部PT中的每一个中的下表面P1。具体地，漏电极98提供在外延膜90的下表面P1上，且单晶衬底80插入其间。
应当注意，下漂移层81A和上漂移层81B构成其中嵌入了外边缘嵌入区TB、缓和区71以及场停止区74的漂移区81(击穿电压保持区)。在截止状态期间，当电压施加在源电极94和漏电极98之间以致漂移区81中的最大电场强度变成0.4MV/cm或更大时，MOSFET 200优选构造为使得上范围RB中的最大电场强度变得小于下范围RA中的最大电场强度的一半。可在缓和区71、JTE区72以及保护环区73的杂质浓度足够高时获得这种构造。
底表面BT通过上范围RB与下范围RA分离。在本实施例中，底表面BT具有基本上平行于外延膜90的上表面P2的平坦形状。应当注意底表面BT可不为平坦表面，且从图2的截面观察时，可以是基本上点的形式，且在这种情况下，沟槽TR具有V形。
侧壁表面SW相对于外延膜90的上表面P2倾斜，且因此沟槽TR以锥形方式朝向开口扩展。侧壁表面SW的面取向优选相对于{000-1}面倾斜不小于50°且不大于80°，且更优选相对于(000-1)面倾斜不小于50°且不大于80°。当宏观观察时，侧壁表面SW可具有{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}的面取向中的一种。应当注意，{0-33-8}的面取向相对于{000-1}面具有54.7°的倾斜角。{0-11-1}的面取向相对于{000-1}面具有75.1°的倾斜角。因此，{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}的面取向对应于54.7°至75.1°的倾斜角。考虑到存在相对于倾斜角约5°的制造误差，执行处理以使侧壁表面SW相对于{000-1}面倾斜不小于约50°且不大于约80°，由此侧壁表面SW的宏观面晶向可能对应于{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}中的一种。优选地，侧壁表面SW特别在基极层82上的一部分处具有预定晶面(也称为“特定面”)。以下将说明特定面的细节。
(制造碳化硅半导体器件的方法)
如图4中所示，在单晶衬底80上，借助碳化硅的外延生长形成下漂移层81A。其上执行外延生长的表面优选相对于{000-1}面具有8°或更小的倾斜角，更优选，相对于(000-1)面具有8°或更小的倾斜角。可通过CVD方法执行外延生长。对于原料气体来说，例如可采用硅烷(SiH4)和丙烷(C3H8)的混合气体。在这种情况下，例如优选引入氮(N)或磷(P)作为杂质。
如图5中所示，通过将杂质离子注入界面IF形成杂质区，界面IF在此时间点暴露。具体地，在中心区段CC的界面IF处部分形成缓和区71。而且，在外边缘部PT中，在界面IF处部分形成JTE区72、保护环区73以及场停止区74。可以任意顺序形成杂质区。对于受主杂质来说，例如可采用铝。对于施主杂质来说，例如可采用磷。
如图6中所示，通过与下漂移层81A相同的方法形成上漂移层81B。因此，获得具有下范围RA和上范围RB的外延膜90。
如图7中所示，通过将杂质离子注入外延膜90的上表面P2中形成杂质区。具体地，基极层82形成在上漂移层81B上。而且，通过基极层82与上漂移层81B分离的源极区83形成在基极层82上。而且，接触区84形成为从上表面P2延伸至基极层82。可以任意顺序形成杂质区。随后，执行热处理以活化杂质。优选在不小于1500℃且不大于1900℃的温度下执行这种热处理，例如约1700℃的温度。热处理例如执行约30分钟。热处理的气氛优选为惰性气体气氛，例如氩气气氛。
如图8中所示，具有开口的掩膜层61形成在外延膜90的上表面P2上。开口形成为对应沟槽TR的位置(图2)。掩膜层61优选由二氧化硅制成，且更优选通过热氧化形成。
如图9中所示，执行采用掩膜层61的热蚀刻。以下将说明热蚀刻的细节。通过这种热蚀刻，沟槽TR形成在外延膜90的上表面P2中。在这种情况下，特定面自发地形成在沟槽TR的侧壁表面SW上，特别地，形成在基极层82上。随后，借助诸如蚀刻的适当方法移除掩膜层61(图10)。
如图11中所示，栅极氧化物膜91形成在沟槽TR的侧壁表面SW和底表面BT上。栅极氧化物膜91具有在基极层82上将上漂移层81B和源极区83彼此连接的部分。栅极氧化物膜91优选通过热氧化形成。
在栅极氧化物膜91形成之后，利用一氧化氮(NO)气体作为气氛气体执行NO退火。温度分布例如具有温度不小于1100℃且不大于1300℃的条件，且保持时间约为1小时。因此，氮原子引入栅极氧化物膜91和基极层82之间的界面区中。因此，抑制了界面区中界面态的形成，由此实现提高的沟道迁移率。应当注意除NO气体之外的气体可用作气氛气体，只要可由此引入氮原子即可。在NO退火之后，可利用氩(Ar)气作为气氛气体进一步执行Ar退火。优选在高于上述NO退火中的加热温度且低于栅极氧化物膜91的熔点的加热温度下执行Ar退火。这种加热温度例如保持约1小时。因此，进一步抑制栅极氧化物膜91和基极层82之间的界面区中的界面态的形成。应当注意除Ar气之外，诸如氮气的惰性气体可用作气氛气体。
如图12中所示，栅电极92形成在栅极氧化物膜91上。具体地，栅电极92形成在栅极氧化物膜91上以便在栅极氧化物膜91插入其间的情况下填充沟槽TR内的区域。例如可通过形成导体膜或掺杂硅膜并执行CMP(化学机械抛光)执行形成栅电极92的方法。
参考图13，层间绝缘膜93形成在栅电极92以及栅极氧化物膜91上以便覆盖栅电极92的暴露表面。执行蚀刻以在层间绝缘膜93和栅极氧化物膜91中形成开口。通过开口，源极区83和接触区84中的每一个都暴露在上表面P2上。随后，在上表面P2上，源电极94形成为接触源极区83和n接触区84中的每一个。
再次参考图2，漏电极98形成在下漂移层81A上，且单晶衬底80插入其间。形成源极互连层95。以此方式，获得MOSFET 200。
(热蚀刻)
通过使将要被蚀刻的目标在高温下经历反应气体而执行热蚀刻，且基本上没有物理蚀刻功能。反应气体可在加热下与碳化硅反应。通过将反应气体在加热下提供至外延膜90，而蚀刻外延膜90。
反应气体优选包含卤族元素。卤族元素优选包括氯或氟。例如，对于反应气体来说，可采用包含Cl2、BCl3、CF4以及SF6中至少一种的工艺气体。特别适用的反应气体是Cl2。工艺气体也可以包括氧气。工艺气体优选包括载气。适用的载气的实例包括氮气、氩气或氦气。
为了确保蚀刻速率，用于热蚀刻的外延膜90的加热温度的下限优选约为700℃，更优选约为800℃，且进一步优选约为900℃。另一方面，为了抑制蚀刻损伤，加热温度的上限优选约为1200℃，更优选约为1100℃，且进一步优选约为1000℃。
在热蚀刻中，例如以约70μm/小时的蚀刻速率蚀刻碳化硅。用于二氧化硅的蚀刻速率远小于上述蚀刻速率，因此可充分抑制掩膜层61(图8和图9)被消耗，只要其由二氧化硅制成即可。
(本实施例的功能和效果)
根据本实施例的MOSFET 200(图2)，晶体管元件EL不仅提供在中心部PC中，还提供在外边缘部PT中。换言之，不仅在中心部PC，而且在外边缘部PT中，提供元件结构以提供半导体器件固有的功能(例如开关功能)。
而且，外边缘区段CT包括通过具有外边缘嵌入区TB的至少一部分而具有不同于中心区段CC的杂质浓度的杂质浓度的部分。因此，外边缘区段CT可提供有用于提高MOSFET200的击穿电压的终端结构(例如，JTE区72和保护环区73)。
如上所述，外边缘部PT提供有元件结构和终端结构。因此，与外边缘部PT仅具有元件结构和终端结构之一的情况相比，外边缘部PT能有效地用于平面布局中。因此，在提高击穿电压时，可使MOSFET 200的尺寸变小。
而且，因为外延膜90的材料是碳化硅，因此MOSFET 200可应对高电压，例如0.4MV/cm或更大的最大电场可施加至漂移区81。而且，因为提供了缓和区71和外边缘嵌入区TB，因此MOSFET 200可构造为在上述电压应用下，上范围RB中的最大电场强度变得小于下范围RA中的最大电场强度的一半。这致使进一步在晶体管元件EL附近的上范围RB中降低作为击穿电压的决定因素的电场强度。具体地，使得施加至栅极氧化物膜91的电场强度在通过沟槽TR的侧壁表面SW和底表面BT形成的角部处更低。相反，下范围RA中的最大电场强度是中心部PC中的上范围RB中的最大电场强度的两倍或更大，由此使下范围RA中的最大电场强度更高，其不作为击穿电压的决定因素。因此，更高的电压可施加至MOSFET 200。即，可提高击穿电压。
应当注意，MOSFET 200的结构(图2)是使得与在截止状态期间通过外边缘部PT中的上范围RB保持电压相比，通过下范围RA保持增加的电压。如果这种结构应用至Si半导体器件而替代SiC半导体器件，则可能发生下范围RA中的Si层的击穿现象，因此不能实现高击穿电压。特别是在厚度方向上对应于附加区段CE的部分处的上表面P2中没有保护环时，更不可能获得高击穿电压。因此，MOSFET 200的结构不太适用于Si半导体器件，而是特别适用于SiC半导体器件。
(变型)
如图14中所示，作为MOSFET 200(图2)的一个变型的MOSFET200P是平面型。具体地，沟槽TR(图2)没有提供在外延膜90的上表面P2中，且包括基极层82P、源极区83P以及接触区84P的杂质区形成在平面P2中。而且，栅极氧化物膜91P提供在平面P2上。栅电极92P提供在氧化膜91P上。
(特定面的构造)
如上所述，沟槽TR的侧壁表面SW(图2)优选特别在基极层82上具有特定面。下文说明侧壁表面SW具有特定面的情况。
如图15中所示，侧壁表面SW具有包括面S1(第一面)的特定面。面S1具有{0-33-8}的面取向，且优选具有(0-33-8)的面取向。优选地，侧壁表面SW微观地包括面S1。优选地，侧壁表面SW还微观地包括面S2(第二面)。面S2具有{0-11-1}的面取向，且优选具有(0-11-1)的面取向。这里，术语“微观地”是指“微小到考虑至少为原子间距两倍大的尺寸”。对于观察这种微观结构的方法来说，例如可采用TEM(透射电子显微镜)。
优选地，侧壁表面SW具有组合面SR。组合面SR由周期重复的面S1和S2形成。这种周期结构例如可通过TEM或AFM(原子力显微镜)观察。组合面SR具有{0-11-2}的面取向，且优选具有(0-11-2)的面取向。在这种情况下，组合面SR宏观地相对于{000-1}面具有62°的倾斜角。这里，术语“宏观地”是指“忽视具有约原子间距的尺寸的微小结构”。对于这种宏观倾斜角的测量来说，例如可利用采用常规X射线衍射的方法。优选地，在沟道表面中，载流子在沟道方向CD上流动，其中具有上述周期重复。
以下将说明组合面SR的详细结构。
通常，对于Si原子(或C原子)来说，当从(000-1)面观察4H多晶型的碳化硅单晶时，如图16中所示，重复提供层A中的原子(附图中的实线)，设置在其下的层B中的原子(附图中的虚线)，以及设置在其下的层C中的原子(附图中的点划线)，以及设置在其下的层B中的原子(附图中未示出)。换言之，四层ABCB可被认为是一个周期，提供诸如ABCB ABCB ABCB...的周期层叠结构。
如图17中所示，在(11-20)面(沿图16的线XVII-XVII截取的截面)中，构成上述一个周期的四层ABCB中的每一个中的原子没有沿(0-11-2)面完全对准。在图17中，(0-11-2)面示出为穿过层B中的原子的位置。在这种情况下，应当理解层A和C中的原子中的每一个都从(0-11-2)面偏离。因此，即使在碳化硅单晶的表面的宏观面取向，即忽略其原子级结构的面取向被限于(0-11-2)，这种表面可具有各种微观结构。
如图18中所示，组合面SR由交替提供的具有(0-33-8)的面取向的面S1以及连接至面S1并具有不同于各个面S1的面取向的面S2构成。面S1和S2中每一个都具有两倍于Si原子(或C原子)的原子间距的长度。应当注意对面S1和面S2取平均的平面对应于(0-11-2)面(图17)。
如图19中所示，当从(01-10)面观察组合面SR时，单晶结构具有周期地包括等效于立方结构的结构(面S1的部分)的部分。具体地，组合面SR由交替地提供具有等效于立方结构的上述结构中的(001)面取向的面S1以及连接至面S1并具有不同于各个面S1的面取向的面S2构成。而且在除了4H的之外的多晶型中，表面由此可由具有等效于立方结构的结构中的(001)的面取向的面(图19中的面S1)以及连接至上述面并具有不同于上述各个面的面取向的面(图19中的面S2)构成。多晶型例如可以是6H或15R。
以下参考图20，下文说明侧壁表面SW的晶面和沟道表面的迁移率MB之间的关系。在图20的曲线图中，横轴代表由(000-1)面和具有沟道表面的侧壁表面SW的宏观面取向形成的角度D1，而纵轴代表迁移率MB。点组CM对应于侧壁表面SW通过热蚀刻而对应于特定面的情况，而点组MC对应于没有热蚀刻侧壁SW的情况。
在点组MC中，当沟道表面具有(0-33-8)的宏观面取向时，迁移率MB最大。这推测是由于以下原因。即，在没有执行热蚀刻的情况下，即没有特别控制沟道表面的微观结构的情况下，其宏观面取向对应于(0-33-8)，因此(0-33-8)的微观面取向，即考虑到原子级的(0-33-8)的面取向的比率统计学上变得较高。
另一方面，点组CM中的迁移率MB在沟道表面的宏观面取向是(0-11-2)时(箭头EX)最大。这推测是由于以下原因。即，如图18和图19中所示，各具有(0-33-8)的面取向的面S1的多重性在面S2插入其间的情况下密集且规则地布置，由此(0-33-8)的微观面取向的比率在沟道表面中变高。
应当注意，迁移率MB具有与组合面SR的晶向相关性。在图21中所示的曲线图中，横轴代表沟道方向和<0-l l-2>方向之间的角度D2，而纵轴代表沟道表面中的迁移率MB(任意单位)。为了曲线图的可视性，虚线补充地提供在其中。由这个曲线图可以发现为了提高沟道迁移率MB，沟道方向CD(图15)优选具有不小于0°且不大于60°，更优选基本上为0°的角度D2。
如图22中所示，侧壁表面SW还包括除组合面SR(图22中由直线以简化方式示出)之外的面S3。在这种情况下，侧壁表面SW相对于{000-1}面的倾斜角偏离组合面SR的理想倾斜角，即62°。优选地，这种偏离小，优选地在±10°范围内。这种角度范围内包括的表面的实例包括具有对应于{0-33-8}面的宏观面取向的表面。更优选地，侧壁表面SW相对于(000-1)面的倾斜角偏离组合面SR的理想倾斜角，即62°。优选地，这种偏离小，优选地在±10°范围内。这种角度范围内包括的表面的实例包括具有对应于(0-33-8)面的宏观面取向的表面。
更具体地，侧壁表面SW可包括由周期重复的面S3和组合面SR构成的组合面SQ。这种周期结构例如可通过TEM或AFM(原子力显微镜)观察。
(具有特定面的碳化硅半导体器件)
当沟槽TR的侧壁表面SW(图2)包括面S1(图15)时，在具有{0-33-8}的面取向的面中形成沟道。因此，抑制了由沟道电阻提供的导通电阻部分。因此，在保持导通电阻等于或小于预定值时，可增加由漂移区81提供的电阻。因此，可使漂移区81的杂质浓度更低。因此，可进一步提高MOSFET 200的击穿电压。当沟槽TR的侧壁表面SW微观地包括面S1和面S2时，可进一步抑制导通电阻。因此，可进一步提高击穿电压。当侧壁表面SW的面S1和S2构成组合面SR时，可进一步抑制导通电阻。因此，可进一步提高击穿电压。
本文公开的实施例在任何方面都是说明性而非限制性的。本发明的范围由权利要求项限定，而不是由上述实施例限定，且制造涵盖等效于权利要求项的范围和含义内的任意变型。
例如，碳化硅半导体器件的沟道类型可以是p沟道型，且在这种情况下，可采用其中在上述实施例中彼此替换p型和n型的构造。碳化硅半导体器件可以是除MOSFET之外的MISFET(金属绝缘体半导体场效应晶体管)，且可以是除MISFET之外的器件。除MISFET之外的碳化硅半导体器件的实例包括IGBT(绝缘栅双极晶体管)。而且，外边缘嵌入区不必须同时包括保护环区和JTE区。可省略缓和区。可省略场停止区。通过移除单晶衬底，第一电极可直接接触碳化硅膜的第一主表面。
参考符号列表
71：缓和区；72：JTE区(结型终端区)；73：保护环区；74：场停止区；80：单晶衬底；81：漂移区(击穿电压保持区)；81A：下漂移层(第一击穿电压保持层)；81B：上漂移层(第二击穿电压保持层)；82，82P：基极层；83、83P：源极区；84、84P：接触区；90：外延膜(碳化硅膜)；91、91P：栅极氧化物膜(栅极绝缘膜)；92、92P：栅电极；93：层间绝缘膜；94：源电极(第二主电极)；95：源极互连层；98：漏电极(第一主电极)；200，200P：MOSFET(碳化硅半导体器件)；CC：中心区段；CE：附加区段；CT：外边缘区段；EL：晶体管元件(半导体元件)；IF：界面；P1：下表面(第一主表面)；P2：上表面(第二主表面)；PC：中心部；PT外边缘部；RA：下范围(第一范围)；RB：上范围(第二范围)；SW：侧壁表面；TR：沟槽。

Claims (5)

1.一种碳化硅半导体器件，所述碳化硅半导体器件具有下述平面布局，所述平面布局包括中心部和围绕所述中心部并且构成外边缘的外边缘部，所述碳化硅半导体器件包括：
碳化硅膜，所述碳化硅膜具有第一主表面以及在厚度方向上与所述第一主表面相反的第二主表面，所述碳化硅膜具有构成所述第一主表面的第一范围以及构成所述第二主表面的第二范围，所述第一范围和所述第二范围在所述第一范围和所述第二范围之间具有与所述第一主表面和所述第二主表面分离的界面，所述第一范围包括第一击穿电压保持层以及外边缘嵌入区，所述第一击穿电压保持层构成所述第一主表面并且具有第一导电类型，所述外边缘嵌入区部分地设置在所述外边缘部中的所述界面处并且具有第二导电类型，所述第二范围包括构成所述界面并且具有所述第一导电类型的第二击穿电压保持层，所述第一击穿电压保持层和所述第二击穿电压保持层构成嵌入有所述外边缘嵌入区的击穿电压保持区，所述第二范围设置有半导体元件，所述半导体元件用于控制从所述第二主表面和所述界面中的一个流至另一个的电流，所述第一范围具有中心区段和外边缘区段，所述中心区段在厚度方向上面对所述中心部中的所述半导体元件，所述外边缘区段在厚度方向上面对所述外边缘部中的所述半导体元件，在所述界面处，所述外边缘区段通过具有所述外边缘嵌入区的至少一部分而包括具有与所述中心区段的杂质浓度不同的杂质浓度的部分，所述杂质提供所述第二导电类型；
第一电极，所述第一电极面对所述中心部和所述外边缘部中的每一个中的所述第一主表面；以及
第二电极，所述第二电极与所述中心部和所述外边缘部中的每一个中的所述第二主表面接触，
其中，具有与所述中心区段的杂质浓度不同的杂质浓度的所述部分面对所述半导体元件。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述外边缘嵌入区包括保护环区，所述保护环区在所述界面处围绕所述中心部。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，所述第一范围包括缓和区，所述缓和区部分地设置在所述界面处、在所述界面处由所述外边缘嵌入区围绕、具有包括在所述中心部中的至少一部分，并且具有所述第二导电类型。
4.根据权利要求3所述的碳化硅半导体器件，其中，所述外边缘嵌入区包括结终端区，所述结终端区与所述缓和区接触并且具有比所述缓和区的杂质浓度低的杂质浓度。
5.根据权利要求1所述的碳化硅半导体器件，其中，所述第一范围包括场停止区，所述场停止区部分地设置在所述外边缘部中的所述界面处、在所述界面处围绕所述外边缘嵌入区、具有所述第一导电类型、并且具有比所述第一击穿电压保持层的杂质浓度高的杂质浓度。
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