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CN101789383B - 具有凹穴结构的封装基板的制作方法 - Google Patents

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CN101789383B CN 200910002973 CN200910002973A CN101789383B CN 101789383 B CN101789383 B CN 101789383B CN 200910002973 CN200910002973 CN 200910002973 CN 200910002973 A CN200910002973 A CN 200910002973A CN 101789383 B CN101789383 B CN 101789383B
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Abstract

一种具有凹穴结构的封装基板的制作方法，包含有：提供连接板，包含有第一线路层、覆盖在该第一线路层上的第一防焊层、接合层，设于该第一防焊层上；提供主体电路板，至少包含有第二线路层及第二防焊层覆盖住该第二线路层，其中该第二防焊层包含有多个开口，暴露出部分的该第二线路层；于该多个开口内形成多个导电凸块结构；以及将该连接板与该主体电路板压合，使该导电凸块结构被紧密的包覆压合在该第一防焊层、该接合层及第二防焊层所构成的结构中。

Description

具有凹穴结构的封装基板的制作方法
技术领域
本发明涉及一种封装基板的制作方法，特别是涉及一种具有凹穴结构的高密度封装基板的制作方法。
背景技术
近年来，三维立体(3D)构装的快速发展，除大幅缩小存储器在电路板上所占的面积，同时提升电子产品缩小后的使用效率，更能将不同功能的芯片整合在同一构装模块，达到系统封装(System in Package，SiP)的高效益。其中，层叠式封装结构(PoP)即属于三维立体构装的一种类型，举例来说，层叠式封装结构可透过将高容量的存储器及复杂的处理器整合在一起，大幅地减少高阶手机的电路板空间。
图1绘示的是传统层叠式封装结构的剖面结构示意图。如图1所示，传统层叠式封装结构1’包含有第一封装体2’以及第二封装体3’层叠在第一封装体2’之上。第一封装体2’包括第一芯片20’设于第一基板22’上，第一芯片20’透过接合导线(bond wire)26’，如金线，与第一基板22’构成电性连接，第一芯片20’与接合导线26’被模塑材料24’包覆住。第二封装体3’包括第二芯片30’设于第二基板32’上，第二芯片30’透过接合导线36’与第二基板32’构成电性连接，第一芯片30’与接合导线36’同样被模塑材料34’包覆住。第二封装体3’的第二基板32’通过锡球40’与第一封装体2’的第一基板22’构成电性连接，通常，在第一基板22’与第二基板32’之间会填入底胶42’，以免锡球40’受到外力破坏。
上述传统层叠式封装结构至少包括以下的缺点：(1)锡球40’的大小受限于第一基板22’与第二基板32’之间的距离。锡球40’的高度必须超过模塑材料24’的高度，以确保第一基板22’与第二基板32’之间的电性连接，因而无法进一步缩小锡球节距(pitch)，导致锡球40’的数目以及输出输入接脚(I/O)数难以提升；(2)第一基板22’与第二基板32’的热膨胀系数(CTE)不同导致锡球40’可能受到不同程度的应力，影响到封装体的可靠度；(3)锡球40’的共面性控制不易，使得封装工艺的余裕度(process window)较小；(4)需额外进行第一基板22’与第二基板32’之间的灌胶步骤；(5)堆叠体积较大。
发明内容
本发明的主要目的在提供一种改良的具有凹穴结构的封装基板的制作方法，以解决并克服先前技艺的不足及缺点。
为达上述目的，本发明提供一种具有凹穴结构的封装基板的制作方法，包含有：提供连接板，包含有第一线路层、覆盖在该第一线路层上的第一防焊层、接合层，设于该第一防焊层上；提供主体电路板，至少包含有第二线路层及第二防焊层覆盖住该第二线路层，其中该第二防焊层包含有多个开口，暴露出部分的该第二线路层；于该多个开口内形成多个导电凸块结构；以及将该连接板与该主体电路板压合，使该导电凸块结构被紧密的包覆压合在该第一防焊层、该接合层及第二防焊层所构成的三明治结构中。
根据本发明的优选实施例，本发明提供一种具有凹穴结构的封装基板的制作方法，包含有：提供连接板，包含有第一线路层、覆盖在该第一线路层上的第一防焊层、接合层，设于该第一防焊层上；提供主体电路板，至少包含有第二线路层及第二防焊层覆盖住该第二线路层，其中该第二防焊层包含有多个开口，暴露出部分的该第二线路层；于该多个开口内形成多个导电凸块结构；以及将该连接板与该主体电路板压合，使该导电凸块结构被紧密的包覆压合在该第一防焊层、该接合层及第二防焊层所构成的结构中。
为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1绘示的是传统层叠式封装结构的剖面结构示意图。
图1a至图1c为依据本发明优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第一部分的步骤。
图2a及图2b为依据本发明优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第二部分的步骤。
图3为依据本发明优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第三部分的步骤。
图4a及图4b绘示的是将本发明具有凹穴结构的封装基板应用在层叠式封装工艺的示意图。
图5为依据本发明另一优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第一部分的步骤。
图6a至图6d为依据本发明另一优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第一部分的步骤。
图7a至图7d为依据本发明另一优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第三部分的步骤。
附图标记说明
1’：层叠式封装结构            2’：第一封装体
3’：第二封装体                20’：第一芯片
22’：第一基板                 24’、34’：模塑材料
26’：接合导线                 30’：第二芯片
32’：第二基板                 36’：接合导线
40’：锡球                     42’：底胶
10：连接板                     10a、30a、400a、500a：第一面
10b、30b、400b、500b：第二面   10c、26a、402a、520：开孔
12、32、510：核心绝缘层        14、34、412、512：第一线路层
14a、44a：镍金层               16、36、414、514：第二线路层
18、38、48、58：导电通孔       22、24、122、124：防焊层
22a、24a、122a、124a：开口     26、516：接合层
30：主体电路板                 44、46：增层线路层
60：导电凸块结构               80、380：芯片
82、412a：连接垫               84、384：金线
86：填充材料                   100：封装基板
112、114：增层介电层           200、900：芯片安置区域
300：IC封装体                  310、800：封装基板
322：锡球                      386：模封材料
440：转接指                    400：主体电路板
402：防焊层                    412b：转接垫
414a、514a：线路图案    500：连接板
500b：第二面            502：贯穿孔
502b、502c：盲孔        514a：线路图案
602：化学铜层           610：导电胶
620：镍金层             710：内连结构
800：封装基板
具体实施方式
本发明涉及一种具有凹穴结构的封装基板的制作方法，用来作为整合高密度集成电路元件的解决手段。本发明利用一种复合电路板的压合工艺，将具有预留开孔的电路板与主体电路板结合，以完成具有凹穴结构的封装基板。
本发明具有凹穴结构的封装基板的制作方法主要可分做三个部分，其中第一部分是形成具有预留开孔的连接板，第二部分是形成主体电路板，第三部分是将连接板与主体电路板压合。以下，即通过图1a至图1c说明第一部分，通过图2a及图2b说明第二部分，通过图3说明第三部分。
请参阅图1a至图1c，其为依据本发明优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第一部分的步骤，也就是具有预留开孔的连接板的形成步骤。
首先，如图1a所示，提供连接板10，例如双面电路板，其包括核心绝缘层12、设于连接板10的第一面10a上的第一线路层14、设于连接板10的第二面10b上的第二线路层16、连接第一线路层14与第二线路层16的导电通孔18、覆盖在连接板10的第一面10a上的防焊层22，以及覆盖在连接板10的第二面10b上的防焊层24。
其中，防焊层22中形成有开口22a，暴露出部分的第一线路层14，防焊层24中则形成有开口24a，暴露出部分的第二线路层16。在经由开口22a及开口24a暴露出的第一线路层14上，可以形成有镍金层14a。
为简化说明，本发明优选实施例仅以双面双层电路板做说明，当然，本领域技术人员应当理解亦可以采用四层板、六层板等多层线路板作为本发明的连接板。此外，连接板10的形成可以用铜箔基板为起始材料，并包括利用光刻、蚀刻、激光穿孔、电镀、印刷等等的工艺步骤，例如，第一线路层14及第二线路层16可以利用光刻及蚀刻工艺来定义，导电通孔18是以激光穿孔技术及电镀技术来形成。由于上述光刻、蚀刻、激光穿孔、电镀、印刷等等的工艺步骤均为已知，因此不重复赘述。
接着，如图1b所示，在连接板10的第二面10b的防焊层24上，层叠接合层26。接合层26中已预先形成有多个开孔26a，其相对应于防焊层24中的开口24a。接合层26中的开孔26a可以利用激光技术或冲压等方式形成。
根据本发明优选实施例，接合层26可以是粘胶层、介电层或预浸材(prepreg)。接合层26可以是感光材料层，而另外透过曝光及显影工艺，在感光材料层中形成开孔26a。
接下来，如图1c所示，在连接板10的预定区域形成贯穿连接板10的开孔10c。根据本发明优选实施例，形成开孔10c的方法可以采用激光技术、CNC绕走切除、冲压等技术。
请参阅图2a至图2b，其为依据本发明优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第二部分的步骤，也就是形成主体电路板的步骤。
如图2a所示，先提供主体电路板30，其可以是多层电路板，例如四层板或六层板。为简化说明，本发明优选实施例仅以四层电路板做说明，当然，本领域技术人员应当理解亦可以采用六层板等其它多层线路板。主体电路板30包括核心绝缘层32、设于主体电路板30的第一面30a上的第一线路层34、设于主体电路板30的第二面30b上的第二线路层36、连接第一线路层34与第二线路层36的导电通孔38、设在主体电路板30的第一面30a上的增层介电层112、设于主体电路板30的第二面30b上的增层介电层114、位于增层介电层112上的增层线路层44、位于增层介电层114上的增层线路层46、连接增层线路层44与第一线路层34的导电通孔48、连接增层线路层46与第二线路层36的导电通孔58、覆盖在主体电路板30的第一面30a上的防焊层122，以及覆盖在主体电路板30的第二面30b上的防焊层124。
其中，防焊层122中形成有开口122a，暴露出部分的增层线路层44，防焊层124中则形成有开口124a，暴露出部分的增层线路层46。在经由开口122a及开口124a暴露出的部分增层线路层44上，例如位于主体电路板30的第一面30a上的芯片安置区域200内的转接指(bond finger)440上，可以形成有镍金层44a，以方便后续与金线做连接。其中，芯片安置区域200相对应于连接板10的开孔10c。
请同时参阅图2b、图3，接着在主体电路板30的第一面30a上的芯片安置区域200以外的区域，经由开口122a暴露出的增层线路层44上，形成导电凸块结构60，例如，锡、锡-银-铜合金(SAC)、铜膏、银膏、导电树脂等，其可以利用网版印刷技术或其他适当方法形成。根据本发明优选实施例，导电凸块结构60的高度h需高出防焊层122的表面。此外，高度h必须大于防焊层24的开口24a深度与接合层26厚度的加总，以确保在后续的步骤中，增层线路层44能够与第二线路层16有效的电连接。
请参阅图3，其为依据本发明优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第三部分的步骤，也就是将连接板与主体电路板压合，以构成具有凹穴结构的封装基板。
如图3所示，将图1c中的连接板10与图2b中的主体电路板30进行压合，最后构成本发明具有凹穴结构的封装基板100。压合后，连接板10的开孔10c暴露出位于主体电路板30上的芯片安置区域200以及芯片安置区域200内的转接指440，此外，利用接合层26紧密的将连接板10的防焊层24与主体电路板30的防焊层122粘固，使导电凸块结构60有效的将增层线路层44与第二线路层16电连接在一起，而导电凸块结构60被紧密的包覆压合在防焊层24、接合层26及防焊层122所构成的结构中，其间几乎没有空隙，这使得导电凸块结构60在面对应力时的可靠度大幅提升。
图4a及图4b绘示的是将本发明具有凹穴结构的封装基板应用在层叠式封装工艺的示意图。如图4a所示，将芯片80置于芯片安置区域200内，其中，芯片80上设有多个连接垫82，透过金线84接合至相对应的转接指440上。接着，将填充材料86，例如，树脂，填入开孔10c并将芯片80以及金线84包覆起来。填充材料86的表面约略与防焊层22的表面同一平面。
如图4b所示，随后于防焊层22以及填充材料86上方层叠IC封装体300，包括封装基板310、多个锡球322设于封装基板310的下表面并接合至相对应的开口22a、芯片380设于封装基板310的上表面，以及模封材料386，包覆住芯片380以及连接芯片380与封装基板310的金线384。
本发明具有凹穴结构的封装基板应用在层叠式封装结构时，至少包括以下的优点：(1)锡球322的大小不会受限于封装基板310与基板30之间的距离，因此可以进一步缩小锡球间距，提升锡球数目以及输出输入接脚(I/O)数；(2)导电凸块结构60被紧密的包覆压合在防焊层24、接合层26及防焊层122所构成的结构中，其间几乎没有空隙，这使得导电凸块结构60在面对应力时的可靠度大幅提升；(3)共面性控制容易，使得封装工艺的余裕度(process window)较大；(4)不需额外进行灌胶步骤；(5)堆叠体积较小。
本发明另一优选实施例提供另一种具有凹穴结构的封装基板的制作方法，同样可分做三个部分，其中第一部分是提供主体电路板，第二部分是形成具有预留开孔的连接板，第三部分是将连接板与主体电路板压合并进行连接板的导电盲孔工艺。以下，即通过图5说明第一部分，通过图6a至图6d说明第二部分，通过图7a至图7d说明第三部分。
首先，如图5所示，提供主体电路板400，其可以是多层电路板，例如四层板或六层板。为简化说明，本发明优选实施例仅以四层电路板做说明，当然，本领域技术人员应当理解亦可以采用六层板等其它多层线路板。主体电路板400至少包括设于主体电路板400的第一面400a上的第一线路层412以及设于主体电路板400的第二面400b上的第二线路层414。当然，主体电路板400中还有增层介电层及连接各层线路的导电通(盲)孔等等，不再详加描述。覆盖在主体电路板400的第一面400a上的是防焊层402，覆盖住位于主体电路板400的第一面400a上的第一线路层412，其具有开孔402a，暴露出连接垫412a。此外，第一线路层412另包含转接垫412b，其位于主体电路板400的第一面400a的周围区域。
请参阅图6a至图6d，其为依据本发明另一优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第二部分的步骤，也就是形成具有预留开孔的连接板的步骤。
首先，如图6a所示，提供连接板500，其包括核心绝缘层510、设于连接板500的第一面500a上的第一线路层512，及设于连接板500的第二面500b上的第二线路层514。接着，对连接板500进行钻孔工艺，在连接板500的周围区域，形成多个相对应于转接垫412b的贯穿孔502。
接着，如图6b所示，进行光刻以及蚀刻工艺，将设于连接板500的第二面500b上的第二线路层514定义成线路图案514a。
接着，如图6c所示，在连接板500的第二面500b上，层叠接合层516。接合层516盖住贯穿孔502，形成盲孔502b。根据本发明优选实施例，接合层516可以是粘胶层、介电层、预浸材(prepreg)或感光材料层。
接下来，如图6d所示，在连接板500的预定区域形成贯穿第一线路层512、核心绝缘层510及接合层516的开孔520。形成开孔520的方法可以采用激光技术、CNC绕走切除、冲压等技术。
请参阅图7a至图7d，其为依据本发明另一优选实施例所绘示的具有凹穴结构的封装基板的制作方法的第三部分的步骤，也就是将连接板与主体电路板压合，以构成具有凹穴结构的封装基板。
如图7a所示，将图6d中的连接板500与图5中的主体电路板400进行压合，最后构成本发明具有凹穴结构的封装基板800。压合后，连接板500的开孔520暴露出位于主体电路板30上的芯片安置区域900以及芯片安置区域900内的连接垫412a，此外，利用接合层516紧密的将连接板500与主体电路板400的防焊层402黏固。然后进行钻孔工艺，例如激光钻孔，经由连接板500的盲孔502b烧蚀掉接合层516以及主体电路板400的防焊层402，形成盲孔502c，并暴露出部分的转接垫412b。
如图7b所示，接着在封装基板800的周围区域(芯片安置区域900以外的区域)形成化学铜层602，其中，化学铜层602共形地覆盖在盲孔502c的底部及侧壁上，并且覆盖在第一线路层512上。根据本发明另一优选实施例，化学铜层602的厚度约1微米。此外，在封装基板800的周围区域沉积化学铜层602时，可以利用干膜将芯片安置区域900保护起来。
如图7c所示，接着进行导电胶填孔工艺，通过例如网版印刷等技术，将导电胶610，例如银胶、导电高分子等导电材料，直接填满盲孔502c。
如图7d所示，接着进行光刻及蚀刻工艺，将化学铜层602、第一线路层512以及导电胶610定义成内连结构710，并将第二线路层414定义成线路图案414a。最后，在内连结构710上以及芯片安置区域900内的连接垫412a上形成镍金层620。在后续步骤中，内连结构710可与另一封装基板或封装体(图未示)的锡球构成电连接，而在芯片安置区域900内，可以将芯片或集成电路容置于开孔520内，并透过引线将芯片与芯片安置区域900内的连接垫412a电连接。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种具有凹穴结构的封装基板的制作方法，包含有：
提供连接板，包含有核心绝缘层、第一线路层、第二线路层、连接该第一和第二线路层的导电通孔、覆盖在该第一线路层上的第一防焊层、覆盖在该第二线路层上的第二防焊层、设于该第二防焊层上的接合层，其中该连接板包含一至少贯穿该第一防焊层、该第二防焊层、该核心绝缘层及该接合层的开孔；
提供主体电路板，至少包含有第三线路层及第三防焊层覆盖住该第三线路层，其中该第三防焊层包含有多个开口，暴露出部分的该第三线路层；
于该多个开口内形成多个导电凸块结构；以及
将该连接板与该主体电路板压合，使该导电凸块结构被紧密的包覆压合在该第二防焊层、该接合层及第三防焊层所构成的结构中。
2.如权利要求1所述的具有凹穴结构的封装基板的制作方法，其中该开孔定义出芯片安置区域。
3.如权利要求1所述的具有凹穴结构的封装基板的制作方法，其中该接合层包含粘胶层、介电层、预浸材或感光材料层。
4.如权利要求1所述的具有凹穴结构的封装基板的制作方法，其中将该连接板与该主体电路板压合之后，该多个导电凸块结构电连接该第三线路层以及该第二线路层。
5.如权利要求1所述的具有凹穴结构的封装基板的制作方法，其中该导电凸块结构需高出该第三防焊层的表面。
6.一种具有凹穴结构的封装基板的制作方法，包含有：
提供连接板，包含有第一线路层、覆盖在该第一线路层上的第一防焊层、及设于该第一防焊层上的接合层；
提供主体电路板，至少包含有第二线路层及第二防焊层覆盖住该第二线路层，其中该第二防焊层包含有多个开口，暴露出部分的该第二线路层；
于该多个开口内形成多个导电凸块结构；以及
将该连接板与该主体电路板压合，使该导电凸块结构被紧密的包覆压合在该第一防焊层、该接合层及第二防焊层所构成的结构中。
7.如权利要求6所述的具有凹穴结构的封装基板的制作方法，其中该连接板包含至少贯穿该连接板的开孔。
8.如权利要求6所述的具有凹穴结构的封装基板的制作方法，其中该接合层包含粘胶层、介电层、预浸材或感光材料层。
9.如权利要求6所述的具有凹穴结构的封装基板的制作方法，其中将该连接板与该主体电路板压合之后，该多个导电凸块结构电连接该第一线路层以及该第二线路层。
10.如权利要求6所述的具有凹穴结构的封装基板的制作方法，其中该导电凸块结构需高出该第二防焊层的表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102378502B (zh) * 2010-08-13 2013-11-27 欣兴电子股份有限公司 线路板及其制造方法
CN102398886B (zh) * 2010-09-15 2014-07-23 矽品精密工业股份有限公司 具微机电元件的封装结构及其制法
CN103681358B (zh) * 2012-08-31 2017-06-06 碁鼎科技秦皇岛有限公司 芯片封装基板和结构及其制作方法
CN104377187B (zh) * 2013-08-16 2017-06-23 碁鼎科技秦皇岛有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN105470144B (zh) * 2014-09-09 2018-01-02 欣兴电子股份有限公司 无核心层封装基板与其制造方法
TWI542271B (zh) * 2015-02-11 2016-07-11 旭德科技股份有限公司 封裝基板及其製作方法
CN106255345B (zh) * 2016-08-20 2020-07-24 龙南骏亚精密电路有限公司 一种双层电路板结构的制作方法
CN108461405B (zh) * 2017-02-21 2020-04-10 碁鼎科技秦皇岛有限公司 线路载板及其制造方法
US9953959B1 (en) * 2017-03-20 2018-04-24 Intel Corporation Metal protected fan-out cavity
CN109904079B (zh) * 2019-01-30 2022-03-04 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构
TWI731776B (zh) * 2020-08-26 2021-06-21 友達光電股份有限公司 電子裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608265A (en) * 1993-03-17 1997-03-04 Hitachi, Ltd. Encapsulated semiconductor device package having holes for electrically conductive material
CN1625805A (zh) * 2002-02-06 2005-06-08 揖斐电株式会社 半导体芯片安装用基板及其制造方法和半导体模块
CN1812088A (zh) * 2004-12-16 2006-08-02 松下电器产业株式会社 多层构造半导体微型组件及制造方法
CN101150075A (zh) * 2007-10-31 2008-03-26 日月光半导体制造股份有限公司 承载器及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608265A (en) * 1993-03-17 1997-03-04 Hitachi, Ltd. Encapsulated semiconductor device package having holes for electrically conductive material
CN1625805A (zh) * 2002-02-06 2005-06-08 揖斐电株式会社 半导体芯片安装用基板及其制造方法和半导体模块
CN1812088A (zh) * 2004-12-16 2006-08-02 松下电器产业株式会社 多层构造半导体微型组件及制造方法
CN101150075A (zh) * 2007-10-31 2008-03-26 日月光半导体制造股份有限公司 承载器及其制造方法

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