CN101562185B - 薄膜晶体管阵列基板 - Google Patents

Abstract

本发明公开一种薄膜晶体管阵列基板，包括一基板、多数条电极配线、多数个接垫以及一面板测试装置。基板具有一显示区以及一周边电路区，而周边电路区具有一端子区与位于端子区与显示区的间的一额缘区。电极配线配置于显示区内并延伸至周边电路区中。接垫配置于端子区中，且每一电极配线电性连接到对应的每一接垫。面板测试装置配置于额缘区中，且面板测试装置电性连接电极配线。面板测试装置包括一短路杆以及多个开关元件，其中开关元件电性连接短路杆与电极配线。由于面板测试装置配置在额缘区，可提升线路布局的余裕度。

Description

薄膜晶体管阵列基板

技术领域

本发明是有关于一种薄膜晶体管阵列基板，且特别是有关于一种具有面板测试装置(panel inspection device)的薄膜晶体管阵列基板。

背景技术

平面显示器为人与信息的沟通界面，一般而言，平面显示器主要有下列几种：有机电激发光显示器(Organic Electro-Luminescent Display，OLED)、等离子显示器(Plasma Display Panel，PDP)、液晶显示器(Liquid Crystal Display，LCD)等。不论是何种平面显示器，在制作时皆须对其电极配线进行测试，以确保平面显示器能正常运作。

图1绘示为现有一种应用在液晶显示器中的薄膜晶体管阵列基板的示意图。请参照图1，薄膜晶体管阵列基板100可区分为一显示区110与一周边电路区120。显示区110上配置有多条电极配线130，其与对应的像素单元PI电性连接。周边电路区120上配置有多个接垫140，用以载置驱动电路(未绘示)进而驱动电极配线130。短路杆150(Shorting bar)与电极配线130电性连接，可借由短路杆150输入信号至电极配线130，以对薄膜晶体管阵列基板100进行测试。

现有的薄膜晶体管阵列基板100在测试完成后，即会将短路杆150与电极配线130的连接区域A切断。但是，上述的切除步骤会增加生产薄膜晶体管阵列基板100所需的时间与成本。

图2绘示现有另一种应用在液晶显示器中的薄膜晶体管阵列基板的示意图。请参照图2，薄膜晶体管阵列基板200可区分为一显示区210与一周边电路区220。显示区210上配置有多条电极配线230，其与对应的像素单元PI电性连接。短路杆252与开关线路254配置于薄膜晶体管阵列基板200的周边电路区220上，开关线路254可对于多个开关元件260进行开关，而开关元件260是位于接垫240的对向侧。

当欲进行测试时，可利用开关线路254使所有的开关元件260开启，使得短路杆252电性连接所有的电极配线230。然后，再借由短路杆252输入信号至电极配线230，即可对薄膜晶体管阵列基板200进行测试。

当测试完成后，利用开关线路254关闭所有的开关元件260，以使短路杆252与电极配线230之间为断路。然而，此种检测薄膜晶体管阵列基板200的方式，将无法测试出接垫240与电极配线230之间的电性连接是否正常。

发明内容

有鉴于此，本发明提出一种薄膜晶体管阵列基板，可有效地检测出电极配线与像素阵列的电性缺陷。

为具体描述本发明的内容，在此提出一种薄膜晶体管阵列基板。此薄膜晶体管阵列基板包括：一基板、多数条电极配线、多数个接垫以及一面板测试装置。其中，基板具有一显示区以及一周边电路区，而周边电路区具有一端子区与位于端子区与显示区之间的一额缘区。电极配线配置于显示区内并延伸至非显示区中。接垫配置于端子区中，且每一电极配线电性连接到对应的每一接垫。面板测试装置配置于额缘区中，且面板测试装置电性连接电极配线。面板测试装置包括一短路杆以及多个开关元件，其中开关元件电性连接短路杆与电极配线。其中，每一开关元件包括一栅极、一覆盖栅极的栅绝缘层、一半导体层、一源极与一漏极、一图案化保护层以及一图案化导电层。其中，半导体层配置于栅极上方的栅绝缘层上。源极与漏极设置于半导体层上，且源极与短路杆电性连接，漏极与对应的接垫电性连接。图案化保护层覆盖源极、漏极，且图案化保护层具有多个第一开口以及多个第二开口，其中第一开口暴露出电极配线的端部，第二开口暴露出接垫。图案化导电层设置于图案化保护层上，且图案化导电层经由第一开口与第二开口而电性连接于电极配线与接垫之间。

在本发明的一实施例中，当上述的电极配线为数据配线时，数据配线与短路杆为相同膜层。

在本发明的一实施例中，上述的短路杆、源极、漏极与接垫为相同膜层。

在本发明的一实施例中，当上述的电极配线为扫描配线时，扫描配线与短路杆为不同膜层。

在本发明的一实施例中，上述的栅绝缘层具有多个第三开口，其中第三开口暴露出扫描配线的端部，图案化导电层透过第一开口、第二开口与第三开口，使图案化导电层电性连接在扫描配线与接垫之间。

在本发明的一实施例中，上述的图案化导电层的材质包括铟锡氧化物或铟锌氧化物。

在此，提出另一种薄膜晶体管阵列基板。此薄膜晶体管阵列基板包括：一基板、多数条电极配线、多数个接垫以及一面板测试装置。其中，基板具有一显示区以及一周边电路区，而周边电路区具有一端子区与位于端子区与显示区之间的一额缘区。电极配线配置于显示区内并延伸至非显示区中。接垫配置于端子区中，且每一电极配线电性连接到对应的每一接垫。面板测试装置配置于额缘区中，且面板测试装置电性连接电极配线。面板测试装置包括一短路杆以及多个开关元件，其中开关元件电性连接短路杆与电极配线。其中每一开关元件包括一栅极、一栅绝缘层、一半导体层、一源极与一漏极以及一图案化保护层。其中，栅绝缘层覆盖短路杆与栅极，且栅绝缘层具有多个第一开口，以借由这些第一开口暴露出部分的短路杆。半导体层配置于栅极上方的栅绝缘层上。源极与漏极设置于半导体层上，而源极透过第一开口而与短路杆电性连接，且漏极与对应的接垫电性连接。图案化保护层覆盖源极、漏极，且图案化保护层暴露出接垫。

在本发明的一实施例中，当上述的电极配线为数据配线时，数据配线与短路杆为不同膜层。

在本发明的一实施例中，上述的数据配线、源极、漏极与接垫为相同膜层。

在本发明的一实施例中，当上述的电极配线为扫描配线时，扫描配线与短路杆为相同膜层。

在本发明的一实施例中，上述的漏极透过第一开口，而电性连接扫描配线与接垫。

在本发明的一实施例中，上述的图案化导电层的材质包括铟锡氧化物或铟锌氧化物。

在本发明的一实施例中，上述的薄膜晶体管阵列基板还包括一像素阵列，其配置于显示区中、且与电极配线电性连接。

综上所述，本发明的薄膜晶体管阵列基板具有面板测试装置，此面板测试装置是配置于额缘区中、且面板测试装置与电极配线电性连接。由于面板测试装置不需设置在端子区中，而可以提升线路布局的余裕度。另外，面板测试装置可有效地测得位于额缘区及显示区的电极配线的缺陷，或是位于显示区中的像素阵列的缺陷。再者，借由关闭面板测试装置的开关元件，而使得短路杆与电极配线之间为断路。因此，不需额外的切除步骤，而可以节省生产时间与成本。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1绘示为现有一种应用在液晶显示器中的薄膜晶体管阵列基板的示意图。

图2绘示现有另一种应用在液晶显示器中的薄膜晶体管阵列基板的示意图。

图3为本发明第一实施例的薄膜晶体管阵列基板的局部示意图。

图4A为图3中沿I-I’线段的剖面图。

图4B为图3中沿II-II’线段的剖面图。

图4C为图3中沿III-III’线段的剖面图。

图5为本发明第二实施例的薄膜晶体管阵列基板的局部示意图。

图6A为图5中沿I-I’线段的剖面图。

图6B为图5中沿II-II’线段的剖面图。

图6C为图5中沿III-III’线段的剖面图。

图6D为图5中沿IV-IV’线段的剖面图。

主要元件符号说明：

100、200：薄膜晶体管阵列基板

110、210：显示区

120、220：周边电路区

130、230：电极配线

140、240：接垫

150、252：短路杆

254：开关线路

260：开关元件

300、500：薄膜晶体管阵列基板

310、510：基板

320、520：电极配线

322、522：数据配线

322a、324a、522a、524a：端部

324、524：扫描配线

330、530：接垫

340、540：面板测试装置

342、542：短路杆

344、544：开关元件

344a、352、544a、552：栅极

344b、544b：栅绝缘层

344c、354、544c、554：半导体层

344d、544d、356a、556a：源极

344e、544e、356b、556b：漏极

344f、544f：图案化保护层

344g：图案化导电层

350a、550a：像素阵列

358：像素电极

A：显示区

B：周边电路区

B1：端子区

B2：额缘区

OP1：第一开口

OP2：第二开口

OP3：第三开口

P：路径

PI、350、550：像素单元

具体实施方式

本发明的薄膜晶体管阵列基板可应用在各种电子设备或各种平面显示器上，例如：有机电激发光显示器、等离子显示器、液晶显示器、或其他适合的平面显示器中。而在下述的实施例中，是将本发明的薄膜晶体管阵列基板应用在液晶显示器中做为范例，然不限于此。

第一实施例

图3为本发明第一实施例的薄膜晶体管阵列基板的局部示意图。请参照图3，此薄膜晶体管阵列基板300具有一基板310、多数条电极配线320、多数个接垫330以及一面板测试装置340，其中，基板310具有显示区A以及周边电路区B，而周边电路区B具有一端子区B1与位于该端子区B1与该显示区A之间的一额缘区B2。

接垫330配置于端子区B1中，而电极配线320配置于显示区A内并延伸至周边电路区B中，且每一电极配线320电性连接到对应的每一接垫330。于本实施例中，电极配线320包括数据配线322与扫描配线324。

特别是，面板测试装置340配置于额缘区B2中，而且面板测试装置340与电极配线320电性连接，其中，面板测试装置340包括一短路杆342以及多个开关元件344，而且开关元件344与短路杆342以及电极配线320电性连接。然而，本发明并不限定面板测试装置340的位置，也可以在薄膜晶体管阵列基板300的侧边，或适合的位置。

此外，于本实施例中，薄膜晶体管阵列基板300是应用在液晶显示器中，因此薄膜晶体管阵列基板300还可具有由多个像素单元350排列而成的一像素阵列350a，其中，像素阵列350a位于显示区A中，且电极配线320与像素阵列350a电性连接。当然，本发明并不限于此，也就是薄膜晶体管阵列基板300还可做为其他适合的显示器或电子设备的基板。

于本实施例中，由短路杆342所输入的测试信号的传递的路径如图3中的路径P所示。当对于薄膜晶体管阵列基板300进行测试时，开启所有的开关元件344，以使电极配线320与短路杆342电性连接。接着，利用短路杆342输入一测试信号，此测试信号经由短路杆342、开关元件344、接垫330及图案化导电层344g，而传递至电极配线320及对应的像素阵列350a中。当测试完毕时，关闭所有的开关元件344，使电极配线320与短路杆342之间为断路。如此一来，之后可正常使用薄膜晶体管阵列基板300时，电极配线320之间不会受到短路杆342的影响而短路。

承上所述，借由将面板测试装置340配置于薄膜晶体管阵列基板300的额缘区B2中，且透过上述的测试信号传递方式，而可以测试出接垫330与电极配线320之间的电性连接是否正常。亦即，利用面板测试装置340可测得位于额缘区B2及显示区A之间的电极配线320是否存在缺陷。如此一来，面板测试装置340不需设置在端子区B1中，而可以提升线路布局的余裕度(tolerance)。另外，借由关闭开关元件344而使得短路杆342与电极配线320之间为断路，所以可省略现有技术中的切除步骤(如图1所述)，而可以简化制程及节省成本。

图4A为图3中沿I-I’线段的剖面图。图4B为图3中沿II-II’线段的剖面图。图4C为图3中沿III-III’线段的剖面图。请同时参照图3、图4A～图4C，每一个开关元件344包括栅极344a、栅绝缘层344b、半导体层344c、源极344d、漏极344e、图案化保护层344f以及图案化导电层344g。栅绝缘层344b覆盖栅极344a。半导体层344c配置于栅极344a上方的栅绝缘层344b上。源极344d与漏极344e配置于半导体层344c上，且源极344d与短路杆342电性连接，漏极344e与对应的接垫330电性连接。

请继续参照图3、图4B与图4C，图案化保护层344f覆盖源极344d与漏极344e。图案化保护层344f具有多个第一开口OP1以及多个第二开口OP2，其中，第一开口OP1暴露出电极配线320的端部，亦即，如图3所绘示的数据配线322的端部322a。特别是，栅绝缘层344b可具有多个第三开口OP3，而第一开口OP1与第三开口OP3共同暴露出扫描配线324的端部324a。而第二开口OP2则暴露出接垫330。详细而言，部分的第一开口OP1位于第三开口OP3上，而共同暴露出扫描配线324的端部324a，其余的第一开口OP1则暴露出数据配线322的端部322a。

图案化导电层344g设置于图案化保护层344f上，且部分的图案化导电层344g可经由第一开口OP1、第三开口OP3与第二开口OP2而电性连接于扫描配线324与接垫330之间。另外，图案化导电层344g可经由第一开口OP1与第二开口OP2而电性连接于数据配线322与接垫330之间。图案化导电层344g的材质包括铟锡氧化物(Indium Tin Oxide，ITO)或铟锌氧化物(Indium ZincOxide，IZO)。

此外，请同时参照图3、图4A与图4B，当电极配线320为数据配线322时，数据配线322与短路杆342可以是由相同膜层所形成的。也就是说，数据配线322与短路杆342是利用同一道掩模制程进行制作的。另外，由图3、图4B与图4C可知，短路杆342、源极344d、漏极344e与接垫330可为相同膜层。

另外，请同时参照图3、图4B与图4C，当电极配线320为扫描配线324时，扫描配线324与短路杆342为不同膜层。也就是说，短路杆342与扫描配线324是利用不同的掩模制程而制作的。图案化导电层344g可借由第一开口OP1、第三开口OP3与第二开口OP2而电性连接在扫描配线324与接垫330之间。

值得一提的是，于本实施例中，面板测试装置340可于制造像素阵列350a及电极配线320的同时进行制作。详细而言，面板测试装置340的栅极344a与像素阵列350a的栅极352及扫描配线324是由相同的第一膜层(第一金属层)所形成。覆盖面板测试装置340的栅绝缘层344b与覆盖像素阵列350a的栅绝缘层(未绘示)是由相同的第二膜层所形成。面板测试装置340的半导体层344c与像素阵列350a的半导体层354是由相同的第三膜层所形成。

面板测试装置340的源极344d、漏极344e、短路杆342与数据配线322与像素阵列350a的源极356a、漏极356b是由相同的第四膜层(第二金属层)所形成。面板测试装置340的图案化保护层344f与像素阵列350a的图案化保护层(未绘示)可以是由相同的第五膜层所形成。面板测试装置340的图案化导电层344g与像素阵列350a的像素电极358可以是由相同的第六膜层所形成。第一膜层到第六膜层分别是不同的材质。

由此可知，借由图案化导电层344g配合第一开口OP1、第二开口OP2与第三开口OP3的设计，在进入显示区A之前的走线是利用图案化导电层344g代替，进入到显示区A之后的走线才是第二金属层。亦即，面板测试装置340的制程可相容于像素阵列350a及电极配线320的制程中，因此，面板测试装置340的设置不会增加制造薄膜晶体管阵列基板300所需的时间与成本。

第二实施例

图5为本发明第二实施例的薄膜晶体管阵列基板的局部示意图。请参照图5，此薄膜晶体管阵列基板500具有一基板510、多数条电极配线520、多数个接垫530以及一面板测试装置540，其中，基板510具有显示区A以及周边电路区B，而周边电路区B具有一端子区B1与位于该端子区B1与该显示区A之间的一额缘区B2。

接垫530配置于端子区B1中，而电极配线520配置于显示区A内并延伸至周边电路区B中，且每一电极配线520电性连接到对应的每一接垫530。于本实施例中，电极配线520包括数据配线522与扫描配线524。

特别是，面板测试装置540配置于额缘区B2中，而且面板测试装置540与电极配线520电性连接，其中，面板测试装置540包括一短路杆542以及多个开关元件544，而且开关元件544与短路杆542以及电极配线520电性连接。然而，本发明并不限定面板测试装置540的位置，也可以在薄膜晶体管阵列基板500的侧边，或适合的位置。

由于薄膜晶体管阵列基板500可应用在液晶显示器中，因此薄膜晶体管阵列基板500还可具有由多个像素单元550排列而成的一像素阵列550a，其中，像素阵列550a位于显示区A中，且电极配线520与像素阵列550a电性连接。当然，本发明并不限于此，薄膜晶体管阵列基板500还可以做为其他适合的显示器或电子设备的基板。

于本实施例中，由短路杆542所输入的测试信号的传递的路径如图5中的路径P所示。当对于薄膜晶体管阵列基板500进行测试时，开启所有的开关元件544，以使电极配线520与短路杆542电性连接。然后，利用短路杆542输入一测试信号，使此测试信号经由短路杆542、开关元件544，而传递至电极配线520及对应的像素阵列550a中。当测试完毕时，关闭所有的开关元件544，使电极配线520与短路杆542之间为断路。如此一来，之后可正常使用薄膜晶体管阵列基板500，亦即，电极配线520之间不会受到短路杆542的影响而短路。

承上所述，将面板测试装置540配置于额缘区B2中，且面板测试装置540与电极配线520电性连接。透过上述的信号传递方式，使得面板测试装置540可测得电极配线520以及像素阵列550a是否存在缺陷。由于面板测试装置540不需设置在端子区B1中，所以可提升线路布局的自由度。另外，借由关闭开关元件544而使得短路杆542与电极配线520之间为断路，所以可免除现有技术中的切除步骤，而可以简化制程及节省成本。

图6A为图5中沿I-I’线段的剖面图。图6B为图5中沿II-II’线段的剖面图。图6C为图5中沿III-III’线段的剖面图。图6D为图5中沿IV-IV’线段的剖面图。请同时参照图5、图6A～图6D，在第二实施例中的线路连接方式与第一实施例不同。

更详细而言，每一个开关元件540包括栅极544a、栅绝缘层544b、半导体层544c、源极544d与漏极544e以及图案化保护层544f。栅绝缘层544b覆盖短路杆542与栅极544，且栅绝缘层544b具有多个第一开口OP1与多个第二开口OP2，第一开口OP1暴露出部分的短路杆542，第二开口OP2暴露出部分的电极配线520的端部，亦即，如图5所绘示的扫描配线524的端部524a。半导体层544c配置于栅极544a上方的栅绝缘层544b上。源极544d与漏极544e设置于半导体层544c上，如图5、图6B与图6C所示，源极544d透过第一开口OP1而与短路杆542电性连接，而漏极544e与对应的接垫530以及对应的电极配线520电性连接。

另外，请同时参照图6A与图6D，图案化保护层544f覆盖源极544d、漏极544e，且图案化保护层544f具有一第三开口OP3暴露出接垫530。

值得注意的是，请同时参照图5与图6B，当电极配线520为数据配线522时，数据配线522与短路杆542为不同膜层。也就是说，数据配线522与短路杆542是利用不同的掩模制程而制作的，更详细而言，短路杆542是与扫描配线524相同的第一金属层，数据配线522是第二金属层。此外，请同时参照图5、图6B与图6D，数据配线522、源极544d、漏极544e与接垫530可以为相同膜层(第二金属层)。

请同时参照图5与图6C，当电极配线520为扫描配线524时，扫描配线524与短路杆542为相同膜层(第一金属层)。此外，漏极544e是经由第二开口OP2而电性连接扫描配线524与接垫530。

值得一提的是，于本实施例中，面板测试装置540可于制造像素阵列550a及电极配线520的同时进行制作。详细而言，面板测试装置540的栅极544a与像素阵列550a的栅极552、扫描配线524以及短路杆542是由相同的第一膜层(第一金属层)所形成。覆盖面板测试装置540的栅绝缘层544b与覆盖像素阵列550a的栅绝缘层(未绘示)是由相同的第二膜层所形成。面板测试装置540的半导体层544c与像素阵列550a的半导体层554是由相同的第三膜层所形成。

面板测试装置540的源极544d、漏极544e与数据配线522及像素阵列550a的源极556a和漏极556b是由相同的第四膜层(第二金属层)所形成。面板测试装置540的图案化保护层544f与像素阵列550a的图案化保护层(未绘示)是由相同的第五膜层所形成。第一膜层到第五膜层分别是不同的材质。

由此可知，此薄膜晶体管阵列基板500的制作可比第一实施例的薄膜晶体管阵列基板300减少一道掩模制程，利用第一开口OP1、第二开口OP2与第三开口OP3的设计，可使不同膜层之间对应的线路彼此电性连接。亦即，面板测试装置540的制程可相容于像素阵列550a及电极配线520的制程中，因此，面板测试装置540的设置不会增加薄膜晶体管阵列基板500所需的时间与成本。

具体而言，于本实施例中，对短路杆542所输入的测试信号所传递的路径如图5中的路径P所示。当电极配线520为数据配线522时，测试信号可直接由漏极544e传递至数据配线522。当电极配线520为扫描配线524时，由于漏极544e可经由第二开口OP2与扫描配线524电性连接，因此测试信号可由漏极544e传递至扫描配线524。总而言之，此面板测试装置540可以良好地整合在薄膜晶体管阵列基板500中，且对于电极配线520与像素阵列550a进行良好的测试。

综上所述，本发明的薄膜晶体管阵列基板至少具有以下优点：

利用面板测试装置可测得位于额缘区及显示区之间的电极配线是否存在缺陷。由于面板测试装置配置于端子区与显示区之间的额缘区中，其不需如现有一样设置在端子区中，所以可提升线路布局的自由度。再者，利用面板测试装置的设计，可省略切除短路杆与电极配线之间的电性连接的步骤，而降低制程时间与成本。并且，利用第一开口、第二开口与第三开口的跳层设计，使不同膜层之间的线路可以对应连接，所以，面板测试装置的制程可相容于像素阵列及电极配线的制程中，而不会增加制造薄膜晶体管阵列基板所需的时间与成本。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (13)

1.一种薄膜晶体管阵列基板，包括：

一基板，具有一显示区以及一周边电路区，其中该周边电路区具有一端子区与位于该端子区与该显示区之间的一额缘区；

多数条电极配线，配置于该显示区内并延伸至该周边电路区中；

多数个接垫，配置于该端子区中，且每一该些电极配线电性连接到对应的每一该些接垫；

一面板测试装置，配置于该额缘区中，且该面板测试装置电性连接该些电极配线，该面板测试装置包括：

一短路杆；

多个开关元件，电性连接该短路杆与该些电极配线，每一该些开关元件包括：

一栅极；

一栅绝缘层，覆盖该栅极；

一半导体层，配置于该栅极上方的该栅绝缘层上；

一源极与一漏极，设置于该半导体层上，该源极与该短路杆电性连接，该漏极与对应的该接垫电性连接；

一图案化保护层，覆盖该源极、该漏极，该图案化保护层具有多个第一开口以及多个第二开口，该些第一开口暴露出该些电极配线的端部，该些第二开口暴露出该些接垫；以及

一图案化导电层，设置于该图案化保护层上，该图案化导电层经由该些第一开口与该些第二开口而电性连接于该些电极配线与该些接垫之间。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，当该些电极配线为数据配线时，该些数据配线与该短路杆为相同膜层。

3.如权利要求2所述的薄膜晶体管阵列基板，其特征在于，该短路杆、该源极、该漏极与该些接垫为相同膜层。

4.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，当该些电极配线为扫描配线时，该些扫描配线与该短路杆为不同膜层。

5.如权利要求4所述的薄膜晶体管阵列基板，其特征在于，该栅绝缘层具有多个第三开口，该些第三开口暴露出该些扫描配线的端部，透过该些第一开口、该些第二开口与该些第三开口，使该图案化导电层电性连接在该些扫描配线与该些接垫之间。

6.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，该图案化导电层的材质包括铟锡氧化物或铟锌氧化物。

7.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，还包括一像素阵列，配置于该显示区中且与该些电极配线电性连接。

8.一种薄膜晶体管阵列基板，包括：

一基板，具有一显示区以及一周边电路区，其中该周边电路区具有一端子区与位于该端子区与该显示区之间的一额缘区；

多数条电极配线，配置于该显示区内并延伸至该周边电路区中；

多数个接垫，配置于该端子区中，且每一该些电极配线电性连接到对应的每一该些接垫；

一面板测试装置，配置于该额缘区中，且该面板测试装置电性连接该些电极配线，该面板测试装置包括：

一短路杆；

多个开关元件，电性连接该短路杆与该些电极配线，每一该些开关元件包括：

一栅极；

一栅绝缘层，覆盖该短路杆与该栅极，该栅绝缘层具有多个第一开口以及多个第二开口，该些第一开口暴露出部分的该短路杆，该些第二开口暴露出部分的该些电极配线的端部；

一半导体层，配置于该栅极上方的该栅绝缘层上；

一源极与一漏极，设置于该半导体层上，该源极透过该第一开口而与该短路杆电性连接，该漏极与对应的该接垫以及对应的该电极配线电性连接；以及

一图案化保护层，覆盖该源极、该漏极，且暴露出该些接垫。

9.如权利要求8所述的薄膜晶体管阵列基板，其特征在于，当该些电极配线为数据配线时，该些数据配线与该短路杆为不同膜层。

10.如权利要求9所述的薄膜晶体管阵列基板，其特征在于，该些数据配线、该源极、该漏极与该些接垫为相同膜层。

11.如权利要求8所述的薄膜晶体管阵列基板，其特征在于，当该些电极配线为扫描配线时，该些扫描配线与该短路杆为相同膜层。

12.如权利要求11所述的薄膜晶体管阵列基板，其特征在于，利用该漏极透过该第二开口，而电性连接该些扫描配线与该些接垫。

13.如权利要求8所述的薄膜晶体管阵列基板，其特征在于，还包括一像素阵列，配置于该显示区中且与该些电极配线电性连接。

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