Estudios de Informática Multimedia y Telecomunicaciones
75.562 · Fundamentos de Computadores · 2022-23
PEC2 - Segunda prueba de evaluación continua
Apellidos: PALACIOS AGUADO
Nombre: ÁNGEL
EJERCICIO Nº1
Simplifica la función siguiente:
f(a, b) = (a + b’)’ + (a’ · b’)’ + a’ · b
usando las propiedades y las leyes del álgebra de Boole. En cada paso de la
simplificación, escribe el nombre de las propiedades y/o las leyes utilizadas.
A continuación, desarrollamos cada uno de los elementos de la expresión anterior
aplicando en primer lugar las leyes de Morgan:
- (a + b’)’ = a’ ∙ b
- (a’ · b’)’ = a + b
Por lo tanto, f(a,b) = a’ ∙ b + a + b + a’ · b.
Aplicando la propiedad distributiva, obtenemos:
f(a,b) = a’(b + b) + a + b, según la ley de idempotencia, f(a,b) = a’ ∙ b + a + b. volviendo
a aplicar la propiedad distributiva obtenemos f(a,b) = b ∙ (a’ + a). Aplicando la propiedad
de la complementación donde a’ + a = 1, obtendríamos finalmente.
f(a,b) = b
1 de 20
Estudios de Informática Multimedia y Telecomunicaciones
EJERCICIO Nº2
Dado el circuito lógico combinacional siguiente:
Completa la tabla de verdad que especifica la salida x en función de las entradas
a, b, c y d. Calcula previamente los valores intermedios (n1, n2, n3, n4, n5) indicados
en el circuito y añádelos a la tabla de verdad:
A continuación, mostramos un ejemplo para la obtención del valor X paso a paso:
La Puerta NOT nos ofrece la salida contraria. Si la entrada es
un 0, obtendremos un 1
La Puerta OR solo nos ofrece un 1 si en cualquiera de
0 0 0 0
las entradas tenemos un 1
0
La Puerta NAND nos ofrece un 1 si una de las dos
entradas es un 0
1
La Puerta AND nos ofrece un 1 si en
1 1 las dos entradas tenemos un 1
0
1
1
1
1
1 1
0 0
1
1
0 1
0 0
0
La Puerta XOR nos ofrece un 1 si una de las dos
entradas es un 1, pero no si valen 1 las dos a la vez
2 de 20
Estudios de Informática Multimedia y Telecomunicaciones
A continuación, se muestra una imagen obtenida durante su desarrollo en el programa
VerilUOC. Siguiendo el mismo razonamiento anterior, completamos el resto de
elementos de la tabla.
a b c d n1 n2 n3 n4 n5 x
0 0 0 0 1 1 0 1 1 0
0 0 0 1 1 1 1 1 1 0
0 0 1 0 1 0 0 0 0 1
0 0 1 1 1 0 1 0 1 1
0 1 0 0 0 1 0 0 1 1
0 1 0 1 0 1 1 0 1 1
0 1 1 0 0 1 0 0 1 1
0 1 1 1 0 1 1 0 1 1
1 0 0 0 1 1 1 1 1 0
1 0 0 1 1 1 0 1 1 0
1 0 1 0 1 0 1 0 1 1
1 0 1 1 1 0 0 0 0 1
1 1 0 0 1 1 1 1 1 0
1 1 0 1 1 1 0 1 1 0
1 1 1 0 1 1 1 1 1 0
1 1 1 1 1 1 0 1 1 0
3 de 20
Estudios de Informática Multimedia y Telecomunicaciones
EJERCICIO Nº3
Dado el circuito lógico combinacional siguiente:
(2) (4)
(1)
(3)
Donde el contenido de la memoria ROM es el siguiente:
Completa la tabla de verdad que especifica la salida y en función de las entradas
a, b, c y d. Calcula previamente los valores intermedios (m0, m1, m2, m3, c1, c0,
e2, e1, e0) indicados en el circuito y añádelos a la tabla de verdad:
Analizamos cada uno de los elementos presentes en el circuito anterior, para
comprender su funcionamiento y justificar la obtención de cada uno de los elementos de
la tabla de verdad, mostrada al final del presente ejercicio.
- MEMORIA ROM (1) La memoria ROM contiene los elementos incluidos en el
enunciado. Los bits de entrada nos indican la posición a la que se encuentra
nuestra salida como veremos en el análisis posterior.
- DESCODIFICADOR (2): A partir de un código inicial, obtenemos otro. En nuestro
caso, tenemos un descodificador de 3 a 8. Esto es debido a que, con 3 bits en
binario, podemos generar 8 posibles combinaciones. Dicha combinación de 3
bits, determinará la salida según lo indicado en el esquema mostrado más
adelante.
- MULTIPLEXOR (3): Las entradas de control C1 y C0 nos indican la posición a
la que se encuentras nuestra salida. Como tenemos dos bits de control,
4 de 20
Estudios de Informática Multimedia y Telecomunicaciones
podremos obtener 4 posibles posiciones, a cada cual, en nuestro caso,
obtendremos la información de un bit.
- PUERTA OR (4): Dicha puerta lógica nos devolverá un 1, siempre y cuando
cualquiera de las entradas sea un 1, tal y como pudo verse en el ejercicio
anterior.
A continuación, se muestra un ejemplo para la obtención del valor Y paso a paso:
La entrada a la ROM es de 10, por lo que la salida, corresponderá al valor correspondiente
a la posición nº2, es decir, 0110.
0 1 0 0 0 0
1 1
0 0
1 0
0 0 0
0 1 La puerta OR nos
ofrecerá un 1 siempre
0 que cualquiera de sus
1 0
entradas sea 1
El decodificador utiliza los 3 bits de
entrada para indicar cuál de los bits
de salida se activarán, en este caso,
La puerta NOT, cambia la El multiplexor utiliza las entradas de E = (010), por lo tanto, se activará la
señal de entrada a su control para definir la salida salida nº2, siendo 0 el valor de los
contraria. correspondiente. En este caso, C1 demás.
= 0 y C0 = 1, por lo tanto, la salida
será la correspondiente a la
posición 1, es decir, m1 = 0
A continuación, se muestra una imagen obtenida durante su desarrollo en el programa
VerilUOC. Siguiendo el mismo razonamiento anterior, completamos el resto de
elementos de la tabla:
5 de 20
Estudios de Informática Multimedia y Telecomunicaciones
a b c d mo m1 m2 m3 c1 c0 e2 e1 e0 y
0 0 0 0 1 0 1 0 1 0 1 1 0 1
0 0 0 1 1 0 1 1 1 0 1 1 0 1
0 0 1 0 0 0 1 0 1 1 0 0 1 1
0 0 1 1 0 0 1 1 1 1 1 0 1 1
0 1 0 0 1 0 0 0 0 1 0 1 0 0
0 1 0 1 1 0 0 1 0 1 0 1 0 0
0 1 1 0 0 0 0 0 0 0 0 1 1 1
0 1 1 1 0 0 0 1 0 0 0 1 1 1
1 0 0 0 1 1 1 0 1 0 1 1 0 1
1 0 0 1 1 1 1 1 1 0 1 1 0 1
1 0 1 0 0 1 1 0 1 1 0 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1 1
1 1 0 0 1 1 0 0 0 1 1 1 0 1
1 1 0 1 1 1 0 1 0 1 1 1 0 1
1 1 1 0 0 1 0 0 0 0 0 1 1 1
1 1 1 1 0 1 0 1 0 0 0 1 1 1
EJERCICIO Nº4
a) Dada la tabla de verdad siguiente:
6 de 20
Estudios de Informática Multimedia y Telecomunicaciones
Completa el cronograma siguiente:
EJERCICIO Nº5
Dada la tabla de verdad siguiente:
Sintetiza de manera mínima a dos niveles la función f1 mediante el método de
Karnaugh, e implementa el resultado con un circuito con puertas lógicas.
Para resolver el presente apartado, construimos el mapa de Karnaugh cumpliendo las
siguientes condiciones:
7 de 20
Estudios de Informática Multimedia y Telecomunicaciones
- Las variables, a lo largo de su distribución en el mapa, solo pueden variar de una
en una, por lo que su distribución deberá seguir el siguiente orden tanto en las
filas como en las columnas: 00, 01, 11, 10.
- Las agrupaciones de casillas deben realizarse agrupando el máximo número de
1 posible, dibujando formas geométricas como rectángulos o cuadrados
conteniendo tantos 1 como potencias de 2.
Por lo tanto, completando la tabla teniendo en cuenta los valores contenidos en la tabla
de verdad del enunciado, obtenemos lo siguiente indicando las agrupaciones
seleccionadas.
ab cd 00 01 11 10
00 1 1 0 1
01 0 1 0 0
11 0 0 1 0
10 0 1 1 1
Del mapa anterior deducimos la siguiente expresión:
̅ 𝒄̅ 𝒅
̅ 𝒄̅ 𝒅 + 𝒂 𝒄 𝒅 + 𝒃
𝒇𝟏 = 𝒂 ̅+𝒃
̅ 𝒄̅ 𝒅 + 𝒃
̅𝒅̅𝒄
Para sintetizar de manera mínima la expresión anterior haremos uso de 4 puertas NOT
para cada una de las variables negadas y 6 puertas AND, las cuales representan los
productos de las mismas. A continuación, se muestra el esquema de puertas lógicas
realizado con la aplicación VerilUOC:
̅ 𝒄̅ 𝒅
𝒂
𝒂𝒄𝒅
̅ 𝒄̅ 𝒅
𝒃 ̅
̅ 𝒄̅ 𝒅
𝒃
̅𝒅
𝒃 ̅𝒄
8 de 20
Estudios de Informática Multimedia y Telecomunicaciones
Sintetiza de manera mínima a dos niveles la función f2 mediante el método de
Karnaugh, e implementa el resultado con un circuito con puertas lógicas.
Seguimos el mismo procedimiento que en el apartado anterior, pero teniendo en cuenta
la siguiente consideración: Al disponer de valores que pueden adquirir cualquier valor,
éstos los incluiremos igualmente y adquirirán el valor igual 1 siempre y cuando podamos
realizar el menor número de agrupaciones posible con el mayor número de 1 posible.
ab cd 00 01 11 10
00 X 0 X 1
01 0 0 1 0
11 0 0 X X
10 X 1 0 X
̅ + 𝒂̅ 𝒄 𝒅 + 𝒃
𝒇𝟐 = 𝒂 𝒄̅ 𝒃 ̅𝒅̅
̅
𝒂 𝒄̅ 𝒃
𝒂̅ 𝒄 𝒅
̅𝒅
𝒃 ̅
9 de 20
Estudios de Informática Multimedia y Telecomunicaciones
EJERCICIO Nº6
Se quiere diseñar un circuito combinacional, denominado POWER, como el que
se muestra a continuación:
Donde las entradas A y B, de dos bits cada una, contienen un número binario
natural, y la salida P, de 6 bits, contiene un número en Ca2 correspondiendo al
resultado de la expresión siguiente:
Es decir, P debe valer el valor negativo de realizar la operación A elevado a B. Se
pide que completéis la tabla de verdad siguiente que muestra la funcionalidad
descrita. Para realizar este ejercicio, podéis asumir que 0 elevado a 0 vale 0.
Tenéis que poner los valores de P en decimal (dec) y en binario (bin).
Para obtener el valor de P codificado en Ca2 y 6 bits, el procedimiento a seguir será el
siguiente:
- A partir de los valores a1, a0, b1, b0, realizamos la operación indicada en el
enunciado en formato decimal. Posteriormente, convertimos el resultado en
binario y realizamos la conversión, tal y como se desarrolla a continuación:
Tomando como ejemplo a1=0, a0=1 y b1=1, b0=1, obtenemos el valor de P, de forma
que:
𝑷 = −(𝟏)𝟑 = −𝟏
Teniendo en cuenta que: 110 = 0000012, para realizar la codificación en Ca2, invertimos
cada bit para obtener el complemento a uno: 111110 y sumamos 1 al resultado para
obtener 111111.
Realizamos otro ejemplo de resolución para los valores a1=1, a0=1 y b1=1, b0=1,
siguiendo el mismo procedimiento anterior:
Siendo A = 3 y B = 3, tenemos que:
𝑷 = −(𝟑)𝟑 = −𝟐𝟕
Teniendo en cuenta que: 2710 = 110112, para realizar la codificación en Ca2,
convertimos el número 27 a binario con 6 bits: 0110112 e invertimos cada bit para
obtener el complemento a uno: 100100, posteriormente sumamos uno al resultado para
obtener 100101Ca2
10 de 20
Estudios de Informática Multimedia y Telecomunicaciones
Continuamos realizando el mismo procedimiento con cada uno de los valores de la tabla,
obteniendo los siguientes resultados:
a1 a0 b1 b0 P(dec) P(bin)
0 0 0 0 0 000000
0 0 0 1 0 000000
0 0 1 0 0 000000
0 0 1 1 0 000000
0 1 0 0 -1 111111
0 1 0 1 -1 111111
0 1 1 0 -1 111111
0 1 1 1 -1 111111
1 0 0 0 -1 111111
1 0 0 1 -2 111110
1 0 1 0 -4 111100
1 0 1 1 -8 111000
1 1 0 0 -1 111111
1 1 0 1 -3 111101
1 1 1 0 -9 110111
1 1 1 1 -27 100101
Para diseñar un circuito mediante el uso de puertas lógicas que represente el circuito
combinacional denominado POWER, el procedimiento seguido es el siguiente:
Realizamos un mapa de Karnaugh manteniendo las entradas a0, a1 y b0, b1 para cada
una de las salidas p0, p1, p2, p3, p4 y p5. Tal y como se muestra a continuación para la
salida p0:
a1,a0 b1,b0 00 01 11 10
00 0 0 0 0
01 1 1 1 1
11 1 1 1 1
10 1 0 0 0
La fórmula extraída de la tabla anterior es la siguiente:
𝒑𝟎 = 𝒂𝟎 + 𝒂𝟏̅̅̅̅ ̅̅̅̅
𝒃𝟏 𝒃𝟎
11 de 20
Estudios de Informática Multimedia y Telecomunicaciones
Si continuamos con la salida p1, obtendríamos lo siguiente:
a1,a0 b1,b0 00 01 11 10
00 0 0 0 0
01 1 1 1 1
11 1 0 0 1
10 1 1 0 0
La fórmula extraída de la tabla anterior es la siguiente:
𝒂𝟏 𝒂𝟎 + 𝒂𝟎 ̅̅̅̅
𝒑𝟏 = ̅̅̅̅ 𝒂𝟎 ̅̅̅̅
𝒃𝒐 + 𝒂𝟏 ̅̅̅̅ 𝒃𝟏
Aplicando el mismo razonamiento con el resto de salidas posibles, las fórmulas
obtenidas son las siguientes:
𝒑𝟐 = 𝒂𝟎 + 𝒂𝟏 ̅̅̅̅
𝒃𝟏 + 𝒂𝟏 ̅̅̅̅
𝒃𝒐
̅̅̅̅ 𝒂𝟎 + 𝒂𝟏 𝒂𝟎
𝒑𝟑 = 𝒂𝟏 ̅̅̅̅
̅̅̅̅ + 𝒂𝟏 𝒃𝟏
̅̅̅̅ 𝒂𝟎 + 𝒂𝟏 𝒂𝟎
𝒑𝟒 = 𝒂𝟏 ̅̅̅̅ + 𝒂𝟏 𝒃𝟎
̅̅̅̅ + 𝒂𝟏 𝒃𝟎 ̅̅̅̅
𝒑𝟓 = 𝒂𝟎 + 𝒂𝟏
Con esta información y aplicando el mismo razonamiento que en las actividades
anteriores, podemos construir el circuito a partir de las puertas lógicas NOT, AND y OR,
tal y como se muestra a continuación:
12 de 20
Estudios de Informática Multimedia y Telecomunicaciones
13 de 20
Estudios de Informática Multimedia y Telecomunicaciones
EJERCICIO Nº7
Se quiere diseñar un circuito combinacional, denominado MAX, como el que se
muestra a continuación:
Dónde la entrada A contiene un número entero codificado en Ca2 y de 4 bits, y la
entrada B contiene un número entero codificado en SM2 de 4 bits. La salida M,
también de 4 bits, debe valer el número más grande entre A y B en el formato
original. Es decir:
• sí A es más grande que B, la salida será el valor de A (en Ca2);
• sí B es más grande que A, la salida será el valor de B (en SM2);
• y en caso de que A sea igual que B, la salida será el valor de A (en Ca2).
a. Asumiendo que tanto A (en Ca2) como B (en SM2) son números positivos,
diseña un circuito que obtenga el número entero más grande P codificado
como corresponda (en CA2 o SM2) según el enunciado y de 4 bits.
Antes de empezar a resolver cada uno de los apartados, construimos la siguiente tabla,
la cual nos proporcionará cada uno de los valores de A y B tanto en su formato original
como en binario.
VALOR FORMATO ORIGINAL (4 BITS)
VALOR
BINARIO
DECIMAL A (Ca2) B (SM)
(4 BITS)
0 0000 0000 0000
1 0001 0001 0001
2 0010 0010 0010
3 0011 0011 0011
4 0100 0100 0100
5 0101 0101 0101
6 0110 0110 0110
7 0111 0111 0111
14 de 20
Estudios de Informática Multimedia y Telecomunicaciones
Asumiendo que ambos números A y B son números positivos, debemos tener en cuenta
el signo del bit más significativo, el cual, en este caso, deberá ser siempre cero. Por lo
tanto, la representación de los números positivos que sea posible formar con 4 bits y el
formato establecido coincidirán.
Para resolverlo, se ha utilizado un comparador y un multiplexor, las entradas de control
de este último nos indicará cuál de las entradas de datos se mostrará en la salida.
El esquema es el siguiente:
Multiplexor: de dos entradas de
4 bits de datos, nos ofrece la
salida situada en la posición dada
por la entrada de control, en este
caso 0. Por lo tanto, nos ofrece la
salida situada en la parte superior
Comparador: En este caso, la
entrada corresponde a A>B, por
lo que la salida será 0
VAL: Activa o desactiva el
funcionamiento del multiplexor
15 de 20
Estudios de Informática Multimedia y Telecomunicaciones
b. Asumiendo que tanto A (en Ca2) como B (en SM2) son números negativos,
diseña un circuito que muestre el número más grande N codificado como
corresponda (en CA2 o SM2) según el enunciado y de 4 bits.
VALOR VALOR FORMATO ORIGINAL (4 BITS)
DECIMAL BINARIO
POSITIVO A (Ca2) B (SM)
NEGATIVO (4 BITS)
0 0000 0000 0000
-1 0001 1111 1001
-2 0010 1110 1010
-3 0011 1101 1011
-4 0100 1100 1100
-5 0101 1011 1101
-6 0110 1010 1110
-7 0111 1001 1111
-8 1000 1000 Fuera de rango
El rango de números que pueden formarse con 4 bits en Ca2 es de {-8,7} y en SM es
de {-7,7}, por lo tanto, para poder comparar ambas cifras, el procedimiento será convertir
ambos números a positivo y compararlos. Para ello, debemos aplicar Karnaugh para el
caso del número A y para el número B, nos bastará con convertir el primer pin a 0.
Posteriormente, el procedimiento es similar al apartado anterior, utilizando un
comparador y un multiplexor tal y como se indica en la imagen representada al final de
este apartado.
A continuación, se muestran los mapas de Karnaugh para cada una de las salidas del
número A en el orden a0’, a1’, a2’, a3’ respectivamente.
16 de 20
Estudios de Informática Multimedia y Telecomunicaciones
a3,a2 a1,a0 00 01 11 10
00 0 X X X
01 X X X X
11 0 1 1 0
10 0 1 1 0
𝒂𝟎′ = 𝒂𝟎
a3,a2 a1,a0 00 01 11 10
00 0 X X X
01 X X X X
11 0 1 0 1
10 0 1 0 1
̅̅̅̅ 𝒂𝟎 + 𝒂𝟏 𝒂𝟎
𝒂𝟏′ = 𝒂𝟏 ̅̅̅̅
a3,a2 a1,a0 00 01 11 10
00 0 X X X
01 X X X X
11 1 0 0 0
10 0 1 1 1
̅̅̅̅ + 𝒂𝟏 𝒂𝟐
𝒂𝟐′ = 𝒂𝟎 𝒂𝟐 ̅̅̅̅ + 𝒂𝟏
̅̅̅̅ 𝒂𝟎
̅̅̅̅ 𝒂𝟐
a3,a2 a1,a0 00 01 11 10
00 0 x x x
01 x x x x
11 0 0 0 0
10 1 0 0 0
𝒂𝟑′ = ̅̅̅̅
𝒂𝟏 ̅̅̅̅
𝒂𝟎 𝒂𝟑 ̅̅̅̅
𝒂𝟐
17 de 20
Estudios de Informática Multimedia y Telecomunicaciones
Puerta NOT: 4 Bits de datos. Nos permite
convertir la entrada completa, simplificando
de esta forma el número de puertas lógicas
c. Asumiendo que A (en Ca2) y B (en SM2) tienen signo contrario (es decir, o
bien A es positivo y B negativo, o bien A es negativo y B es positivo), diseña
un circuito que muestre el número más grande D codificado como
corresponda (en CA2 o SM2) según el enunciado y de 4 bits también.
La siguiente tabla de verdad muestra las salidas obtenidas teniendo en cuenta que las
entradas siempre van a ser de signo contrario. Esto significa que la salida más grande
siempre corresponderá al número positivo. En ambos casos, la representación en
formato complemento a dos y signo y magnitud coinciden. La construcción de circuito
se muestra a continuación:
18 de 20
Estudios de Informática Multimedia y Telecomunicaciones
FORMATO ORIGINAL S1 S2
VALOR (4 BITS) A+ B- A- B+
BINARIO
(4 BITS) A (+) B (-) A (-) B (+)
(Ca2) (SM) (Ca2) (SM)
0000 0000 0000 0000 0000 0000 0000
0001 0001 1001 1111 0001 0001 0001
0010 0010 1010 1110 0010 0010 0010
0011 0011 1011 1101 0011 0011 0011
0100 0100 1100 1100 0100 0100 0100
0101 0101 1101 1011 0101 0101 0101
0110 0110 1110 1010 0110 0110 0110
0111 0111 1111 1001 0111 0111 0111
1000 0000 1000 0000 1000 1000
d. Utilizando las respuestas de los apartados anteriores, diseña el circuito
MAX. Especifica claramente la dimensión de todos los buses.
Para el diseño del circuito MAX a partir de las respuestas anteriores, se han tenido en
cuenta las siguientes consideraciones:
- Se ha utilizado el mismo comparador en el caso en que las entradas sean
positivas o tengan signo contrario, reduciendo así un componente, dado que la
disposición de las entradas y salidas es idéntica.
- Se utiliza el bit más significativo de las cifras A y B, para comprobar en cuál de
los tres casos anteriores nos encontramos:
o (a3, b3) = (0, 0): Ambas entradas son positivas
o (a3, b3) = (1, 0) o (0, 1): las entradas tienen signo contrario
o (a3, b3) = (1, 1): Ambas entradas son negativas
Introduciendo los datos anteriores en un decodificador, activamos el pin de salida
correspondiente, el cual estará conectado al pin de validación (VAL) de cada uno
de los tres multiplexores M1, M2 y M3, indicados en el esquema. Para el caso
en el que las entradas tengan signo contrario, se ha utilizado una puerta OR, ya
que existen dos posibilidades igualmente válidas.
- Cada una de las salidas procedentes de los multiplexores M1, M2 y M3, están
conectadas a otro multiplexor M4, el cual ofrecerá la salida MAX, en función del
código de entrada (a3, b3)
19 de 20
Estudios de Informática Multimedia y Telecomunicaciones
ENTRADA: Positivos,
negativos o de signo Decodificador: Activa el pin de validación
contrario y formato VAL de los multiplexores M1, M2 y M3 en
original función de la entrada (a3, b3)
Multiplexor M1: Ambas
entradas son positivas
Comparador: Se
simplifica el número
de comparadores
Multiplexor M2: Las
entradas son de signo
contrario
SALIDA MAX: Ofrece
la salida de mayor
valor en su formato
original
Puerta OR: Dos salidas
válidas (Cuando las
entradas son de signo
contrario)
Multiplexor M4: Se
Multiplexor M3: Ambas recogen las salidas de los
entradas son negativas multiplexores M1, M2 y
M3 y ofrece la salida
MAX, en función del
código de control
20 de 20
