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ELECTRONICA DIGITAL G2 [2021 - 1]
Taller sistemas digitales
Neiber Duban Zambrano Madroñero
Universidad autónoma de Manizales UAM
Facultad de Ingeniería
Sistemas digitales
Neiber.zambranom@autonoma.edu.co

Resumen.
En el documento se presentan los resultados y respuestas obtenidas en el desarrollo del taller de circuitos
combinacionales.
1. Realice el diseño (tabla de verdad, diagrama de tiempo, circuito combinacional, mapa de
Karnaugh) de los siguientes circuitos.
a) Un medio sumador de 4 bits de entrada.
- Un medio sumador es sumador capaz de sumar dos datos de solo un bit y producir un
bit de acarreo de salida
Entradas A + B de 2 bits cada una = A1A0 + B1B0
Salida S2 S1 S0

Tabla de verdad
A1 A0 B1 B0 S2 S1 S0
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 1 1
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 0 1 1
0 1 1 1 1 0 0
1 0 0 0 1 1 0
1 0 0 1 1 1 1
1 0 1 0 1 0 0
1 0 1 1 0 0 1
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 0 1 0

Mapas de Karnaugh
• S2
B0B1
00 01 11 10
A1A0 00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0
̅̅̅̅) + (𝐴0
S0 = (A0𝐵0 ̅̅̅̅B0) = A0 XOR B
• S1
•
B0B1
00 01 11 10
A1A0 00 0 0 1 1
01 0 1 0 1
11 1 0 1 0
10 1 1 0 0
̅̅̅̅ ̅̅̅̅
S1= ((𝐴0 + 𝐵0)⊕(A1 ⊕B1))
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• S0
•
B0B1
00 01 11 10
A1A0 00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0
̅̅̅̅) + (𝐴0
S0 = (A0𝐵0 ̅̅̅̅B0) = A0 XOR B

b) Un sumador complete de 4 bits de entrada.

Un grupo de cuatro bits se denomina nibble. Un sumador básico en paralelo de 4 bits se
implementa mediante cuatro sumadores completos, los bits menos significativos de cada
número que se suma, se introducen en el sumador completo que está más a la derecha; los bits
de orden más alto se introducen sucesivamente en los siguientes sumadores, aplicando los bits
más significativos de cada número al sumador que está más a la izquierda. La salida de acarreo
de cada sumador se conecta a la entrada de acarreo del siguiente sumador de orden superior.
Estos acarreos se denominan acarreos internos.

Ilustración 1 diagrama de bloques de un sumador de 4 bits

Tabla de verdad, Sumador de 4 bits

𝐶(𝑛−1) 𝐴𝑛 𝐵𝑛 𝛴𝑛 𝐶𝑛
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
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c) Multiplexor de 4 a 1
Tabla de verdad
Entradas Entradas de datos Salida
de control
C1 C0 D3 D2 D1 D0 S
0 0 0 0 0 0 0
0 0 0 0 0 1 1
0 1 0 0 0 0 0
0 1 0 0 1 0 1
1 0 0 0 0 0 0
1 0 0 1 0 0 1
1 1 0 0 0 0 0
1 1 1 0 0 0 1

d) Demultiplexor de 1 a 4
C1 C0 D3 D2 D1 D0
0 0 D 0 0 0
0 1 0 D 0 0
1 0 0 0 D 0
1 1 0 0 0 D
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e) Un codificador de 8 bits de entrada.
Entradas Digitales Salida
Binaria
D7 D6 D5 D4 D3 D2 D1 D0 Q2 Q1 Q0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 X 0 0 1
0 0 0 0 0 1 X X 0 1 0
0 0 0 0 1 X X X 0 1 1
0 0 0 1 X X X X 1 0 0
0 0 1 X X X X X 1 0 1
0 1 X X X X X X 1 1 0
1 X X X X X X X 1 1 1

f) Un decodificador de 3 bits de entrada

g) Un generador de bit de paridad de 8 bits de entrada

La tabla de verdad tendrá 2𝑛 filas, lo que seria 28 = 256 𝑓𝑖𝑙𝑎𝑠, si la entrada es un

numero con paridad impar, la salida será un UNO, si la entrada es un numero con
paridad par, la salida será un CERO.
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4) Para cada tabla de verdad obtenga la función lógica mediante mapas de Karnaugh

AB
00 01 11 10
00 1 0 1 0

CD
01 1 1 0 1
11 1 0 0 0
10 0 1 0 0

̅𝑩
x=𝑨 ̅ 𝑪𝑫 + 𝑨𝑩
̅𝑪̅𝑫 + 𝑨
̅𝑪̅𝑫 ̅ 𝑩𝑪
̅+ 𝑨 ̅+ 𝑨
̅ 𝑩𝑫 ̅𝑫
̅ + 𝑩𝑪 ̅

AB
00 01 11 10
00 0 1 1 0
CD

01 0 1 0 0
11 0 1 1 1
10 1 0 0 0
x = 𝐴𝐵̅𝐶̅ 𝐷
̅ + 𝐴̅𝐶̅ 𝐷 + 𝐴𝐵𝐷 + 𝐴𝐵𝐶

5) Utilizar un mapa de Karnaugh para minimizar la siguiente expresión suma de productos de 5

variables:
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6) Para el sumador completo, determinar el estado lógico de cada salida para las siguientes
entradas:
(a) A = 1, B = 1, Cin = 1; El estado lógico de la suma es Alto, el estado lógico del Carry es Alto

(b) A = 0, B = 1, Cin = 1; El estado lógico de la suma es Bajo, el estado lógico del Carry es Alto

(c) A = 0, B = 1, Cin = 0; El estado lógico de la suma es Alto, el estado lógico del Carry es Bajo

7) ¿Cuáles serían las entradas que producirían en un sumador completo las siguientes salidas?
(a) Σ = 0, Cout = 0; R/ A=0, B=0, Cin=0
(b) Σ = 1, Cout =0; R/ A=0, B=0, Cin=1
(c) Σ = 1, Cout = 1; R/ A=1, B=1, Cin=1
(d) Σ = 0, Cout = 1; R/ A=1, B=1, Cin=0
8) Determinar las salidas de un sumador completo para cada una de las siguientes entradas:
(a) A = 1, B = 0, Cin = 0; Σ =1, Cout = 0
(b) A = 0, B = 0, Cin = 1; Σ = 1, Cout = 0
(a) A = 0, B = 1, Cin = 1; Σ = 0, Cout = 1
(d) A = 1, B = 1, Cin = 1; Σ = 1, Cout = 1
9) Un decodificador 74HC147 tiene niveles BAJOS de tensión en sus pines 2, 5 y 12. ¿Qué
código BCD aparece en las salidas si todas las demás entradas están a nivel ALTO?
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10) En el demultiplexor de la Figura, determinar la salida para los siguientes estados de entrada:
D0 = 0, D1= 1, D2= 1, D3= 0, S0 = 1, S1 = 0

• R/ La salida Y = 1
11) Si las entradas de selección de datos del multiplexor de la se secuencian tal y como se
muestra en las formas de onda, determinar la forma de onda de salida para los datos de entrada
del Problema anterior.

# S0 S1 Y
0 0 0 0
1 0 1 1
2 1 0 1
3 1 1 0
4 1 0 1
5 0 1 1
6 0 0 0
7 1 0 1
8 0 1 1
9 1 1 0
10 0 0 0

11) Desarrollar el diagrama de tiempos completo (entradas y salidas) de un 74HC154 utilizado

en una aplicación de demultiplexación en el que las entradas son las siguientes: las entradas de
selección de datos toman, de forma repetitiva y secuencialmente, los valores generados por un
contador binario que comienza en 0000, y la entrada de datos es una cadena de datos serie, en
BCD, que representan al número decimal 2468.
El dígito menos significativo (8) es el primero de la secuencia, con el bit menos significativo en
primer lugar, y deberá aparecer en los cuatro primeros bits de la salida.
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12. Se aplican las formas de onda de la Figura al circuito de paridad de 4 bits. Determinar las
señales de salida en función de las entradas. ¿Durante cuántos periodos de bit ocurre la paridad
par y cómo se indica? El diagrama de tiempos incluye ocho periodos de bit.

# A0 A1 A2 A3 X
0 1 0 1 1 1
1 0 1 1 0 0
2 1 1 0 0 0
3 1 1 0 0 0
4 0 1 1 1 1
5 1 0 1 1 1
6 0 0 1 1 0
7 0 0 0 0 0

La paridad par ocurre en los periodos 0,1,2,3,4,5 y 6 si contamos tanto los bits de entrada y el bit
de salida, si contamos la paridad solo en los periodos de los datos entonces la paridad par solo se
mira en los periodos 1,2,3 y 6, esto se puede ver contando la cantidad de UNOS que ingresan en
cada periodo, en la tabla enumerados desde 0 hasta 7 y en el diagrama de tiempos se muestran
como estados lógicos de nivel alto y gráficamente separados en columnas con líneas punteadas.